[发明专利]具有双阈值电压的基于多晶体管的非易失性存储单元

说明书

技术领域

本发明涉及基于多晶体管的非易失性存储单元和用于制造这样的非易失性存储单元的方法。

背景技术

基于多晶体管的非易失性存储单元涉及包含至少一个存取晶体管和至少一个存储晶体管的非易失性存储单元。例如公知的包含串联起来的一个存取晶体管和一个存储晶体管的2T非易失性存储单元。

存取晶体管包含可以作为源极或漏极的扩散区、存取沟道区、和存取栅极。存取沟道区布置在存取晶体管的多个扩散区之间。

存储晶体管包含可以作为源极或漏极的扩散区、沟道区、电荷俘获组件和控制栅极。沟道区布置在多个扩散区之间。电荷俘获组件位于沟道区上方，布置来存储电荷。控制栅极位于电荷俘获组件上方。一般来说，电荷俘获组件包含第一绝缘层、电荷存储层、和第二绝缘层的叠层，其中第一绝缘层布置在沟道区和电荷存储层之间，第二绝缘层布置在电荷存储层和控制栅极之间。

在存储晶体管的栅极电压(即控制栅极电压)的控制之下，电荷俘获组件可以被编程和擦除。

在SONOS(半导体氧化物氮化物氧化物半导体)存储单元器件中，电荷俘获组件包含二氧化硅底层、电荷俘获氮化硅层、和二氧化硅顶层的叠层，也被称为ONO叠层。

在这些具有ONO叠层的非易失性半导体器件中，编程(即在氮化硅层中存储电荷)是由从载流沟道经过二氧化硅底层(氧化物隧道层)到氮化硅层的电子的隧穿(富勒—诺德汉姆隧穿或者直接隧穿)的方式来完成的，另一种替代方式是热载流子注入。

不利的是，一个NMOS SONOS存储器件(基于n型沟道增强或“常断”晶体管)会遭受读干扰和擦饱和，这会给SONOS存储器件的阈值电压窗带来不利的影响。

这种所谓的擦饱和效应与电荷俘获层内的电荷(电子)擦除相关，所述擦除是由负栅极偏压驱动的穿过隔离底层的空穴隧穿以及隧穿后的空穴与电荷俘获层内的电子的复合来实现的。在擦除过程中，可能会产生从栅极经由隔离顶层到达氮化物层的寄生电子流，并且相对大的电流会流过隔离底层和隔离顶层，这将造成隔离底层和隔离顶层劣化。另外，这种不想要的向氮化物层的电子注入会妨碍注入的空穴的擦除行为，因此导致一种通常称为“擦饱和”的对擦除过程的减缓。由于擦饱和现象的缘故，擦除后的存储单元的阈值电压没有所需要的低。

在存储器件的寿命期间，重复暴露于擦饱和会产生在绝缘层中积累的缺陷(例如深陷阱)。这样，决定存储器状态的阈值电压电平，或者存储器件的位值(或者为0或者为1，取决于存储器件的实际电压是低于还是高于阈值电压)在器件的寿命期间会慢慢增加。毫无疑问，由擦除行为引发的阈值电压改变会给存储器件的读行为带来不利的影响。

读干扰效应与在存储晶体管的读过程中在控制栅极上施加的电压(读电压)的行为有关，其中读电压介于擦除状态的阈值电压和编程状态的阈值电压之间。在控制栅极上应用这样一种读电压值会使得存储单元逐渐向编程状态改变(“软编程”)。

发明内容

本发明的目的是提出一种基于多晶体管的非易失性存储单元，其中，与现有技术相比，擦饱和与读干扰的效应被显著减小或避免。

该目的是由布置在半导体衬底上的基于多晶体管的非易失性存储单元来实现的，该存储单元包括：

至少一个存取晶体管和至少一个存储晶体管；其中至少一个存取晶体管包含第一扩散区和第二扩散区、存取沟道区和存取栅极，存取沟道区布置在第一扩散区和第二扩散区之间；

至少一个存储晶体管包含第三扩散区和第四扩散区、沟道区、电荷俘获组件和控制栅极；

沟道区布置在第三扩散区和第四扩散区之间，电荷俘获组件布置在沟道区之上并用于存储电荷，控制栅极布置在电荷俘获组件之上；

半导体衬底具有第一导电类型；

至少一个存取晶体管为“常断”型晶体管；

至少一个存储晶体管具有存储阈值电压窗，存储阈值电压窗具有高于零伏的上限和低于零伏的下限。

通过使用具有以上存储阈值电压窗特性的存储晶体管，有利地避免了擦饱和的出现。另外，在存储晶体管中，读电压电平可以是(或者接近)零伏特，这有利地避免了或者大大减少了读干扰效应的出现。

在第一方面中，本发明涉及一种如上所述的基于多晶体管的非易失性存储单元，其中存储晶体管的栅极长度比存取晶体管的栅极长度短。

在第二方面中，本发明涉及一种如上所述的基于多晶体管的非易失性存储单元，其中只有存取晶体管的存取沟道区包含第一导电类型的阈值电压调整注入区。