[发明专利]联合检测硬件加速器的架构

权利要求书

1.一种对所接收的信号执行联合检测的联合检测加速器，该联合检测加 速器包括：

存储器单元，用于存储输入数据值、中间结果和输出数据值；

地址生成单元，生成用于访问所述存储器单元的地址；

多个计算单元，用于处理所述输入数据值和所述中间结果并将输出数据 值提供给所述存储器单元，所述多个计算单元包括主数据通路、除法器数据通 路和第二数据通路；

数据选择器，用于向所述多个计算单元提供所述输入数据值和所述中间 结果；

控制器，用于控制所述存储器、所述地址生成单元、所述多个计算单元 和所述数据选择器以执行联合检测处理；以及

外部接口，用于从主处理器接收所述输入数据值并向所述主处理器提供 输出数据值，

其中，所述控制器控制所述第二数据通路以执行联合检测的矩阵生成， 控制所述除法器数据通路以执行联合检测的点除，并控制所述主数据通路以 执行联合检测的其他运算。

2.根据权利要求1所述的联合检测加速器，其中，所述主数据通路包括 复数乘法累加单元。

3.根据权利要求2所述的联合检测加速器，其中，所述除法器数据通路 包括归一化浮点除法器。

4.根据权利要求3所述的联合检测加速器，其中，所述第二数据通路包 括简化的复数乘法累加单元。

5.根据权利要求1所述的联合检测加速器，其中，第一流水线级包括所 述地址生成单元，第二流水线级包括所述存储器单元和所述数据选择器，第 三流水线级包括所述多个计算单元。

6.根据权利要求5所述的联合检测加速器，该联合检测加速器进一步包 括第四流水线级，该第四流水线级包括用于写回由所述多个计算单元产生的 结果的写回单元。

7.根据权利要求1所述的联合检测加速器，其中，所述存储器单元包括 多个可独立访问的存储器。

8.根据权利要求7所述的联合检测加速器，其中，所述多个存储器包括 用于针对时隙而存储输入数据值的输入存储器、用于存储信道估计矩阵和经 过重新排序的该信道估计矩阵的矩阵存储器、用于存储在联合检测期间计算 出的中间结果的主存储器、以及用于存储联合检测的输出数据值的输出存储器。

9.根据权利要求5所述的联合检测加速器，其中，所述控制器被构造为 在初始延迟之后在迭代计算的各时钟周期执行存储器访问操作。

10.根据权利要求1所述的联合检测加速器，所述联合检测加速器进一步 包括用于保持从所述存储单元读出的数据由此减少联合检测期间的存储器访 问次数的缓存器。

11.根据权利要求1所述的联合检测加速器，所述联合检测加速器进一步 包括用于保持中间结果由此减少联合检测期间的存储器访问次数的缓存器。

12.根据权利要求1所述的联合检测加速器，所述联合检测加速器进一步 包括用于保持中间结果以及来自所述存储器单元的数据值的缓存器。

13.根据权利要求1所述的联合检测加速器，所述联合检测加速器进一步包 括用于保持由所述控制器使用的联合检测参数以执行联合检测的寄存器文件。

14.根据权利要求1所述的联合检测加速器，其中，所述控制器包括有限 状态机。

15.根据权利要求1所述的联合检测加速器，其中，所述控制器包括程序 定序器和指令存储器，该程序定序器和该指令存储器保持用于执行联合检测 处理的指令。

16.根据权利要求2所述的联合检测加速器，其中，所述复数乘法累加器 包括四个乘法器、两个加法器和两个累加器，其中移位输入可直接预加载到 所述累加器中的每一个。

17.根据权利要求3所述的联合检测加速器，其中，所述归一化浮点除法 器输出尾数和指数。

18.根据权利要求4所述的联合检测加速器，其中，所述简化的复数乘法 累加单元包括两个数据选择器和两个累加器。