[发明专利]非易失性电荷俘获存储器件的单晶硅制造工艺

说明书

文献参考 

本申请主张于2007年5月25日申请的申请号为60/940,128的美国临时专利申请的优先权，在此作为全文参考。 

技术领域

本发明属于半导体器件领域。 

背景技术

在过去的几十年来，集成电路尺寸缩放的特征已成为日益增长的半导体产业的推动力。在有限的半导体芯片空间上把尺寸缩到越来越小以增加功能单元密度。例如，缩小晶体管的尺寸可以在一个芯片上集成更多的存储器件，从而增加所制造的产品容量。然而，使容量越来越大的驱动力并非没有任何问题。必须优化每一个器件的性能变得越来越重要。 

非易失性半导体存储器通常使用堆栈浮栅型场效应晶体管。在这种晶体管中，通过对控制栅施加偏压，及在其上形成存储单元的衬底的体区接地，注入电子进存储单元浮栅从而编程存储单元。一个氧化物-氮化物-氧化物(ONO)堆栈被用作在半导体-氧化物-氮化物-氧化物-半导体(SONOS)晶体管的电荷存储层，或被用作在裂栅闪存晶体管上浮栅和控制栅之间的隔离层。图1显示了传统非易失性电荷俘获存储器件的剖面图。 

参考图1，半导体器件100包括一个包含在硅衬底102之上形成的传统ONO部分106的SONOS栅堆栈104。半导体器件100进一步包含源漏极区域110，该区域在SONOS栅堆栈104的两边以定义沟道区域112。SONOS栅堆栈104包括一个形成在ONO部分106上并与之相连的多晶硅栅层108。多晶硅栅层108通过ONO部分106与硅衬底102电隔离。ONO部分106典型的包括一个隧穿氧化层106A，氮化物或氧氮化物的电荷俘获层106B，以及覆盖在氮化物或氧氮化物层106B上的顶端氧化层106C。 

传统SONOS晶体管的一个问题是当设法缩小该器件时隧穿氧化层106A的低质量。批处理设备通常被用来增长隧穿氧化层106A。这样一个过程可能对相对厚的隧穿氧化层是充分的。然而，企图将隧穿氧化层106A变薄，即缩小隧穿氧化层106A，批处理设备已造成隧穿氧化层的令人无法接受的低质量和/或糟糕的厚度无差异性。图2显示了一个批处理机台常规氧化腔体的剖面图。 

参考图2，一个批氧化腔体200包括一个携有多片半导体硅片202的载体器件204。在任一多片半导体硅片202上的遂穿氧化层生长过程中，晶圆之间和晶圆之内遂穿氧化膜成长会发生变化。这些变化的产生是由于多片半导体硅片202的每一层晶圆的相对排列位置会随批氧化物腔体200的同等物而变化。此外，采用较长的温度上升时间和稳定时间来加热在批氧化腔体200内的多片半导体硅片202，以此减小多片半导体硅片202的热耗。另外，批氧化腔体200的工艺温度通常限制在800摄氏度或更低。 

附图说明

在此详述制造非易失性电荷俘获存储器件的方法。在接下来的描述中，将详细的解释大量的特定细节，如特定的尺寸，以使充分全面的理解本发明。显然对于本领域技术人员而言本发明在没有这些特定细节的情况下可以实施。在其他情况下，公知的工艺步骤，如图案化步骤或湿法化学清除步骤，也没有详细描述以免对本发明产生不必要的晦解。此外，可以理解的是，图示的不同实施例是举例说明但没有必要缩小范围。 

这次介绍制造非易失性电荷俘获存储器件的方法。在一个实施例中，遂穿介质层形成在单晶片群组设备的第一工艺腔体的衬底上。电荷俘获层可能随后形成在单晶片群组设备的第二工艺腔体的遂穿介质层上。在一个实施例中，顶端介质层随后形成在单晶片群组设备的第三工艺腔体的电荷俘获层上。在一个可选择实施例中，顶端介质层形成在单晶片群组设备的第二工艺腔体的电荷俘获层上。