[发明专利]NAND快闪存储器单元阵列及使用自适应存储器状态分割的方法

说明书

技术领域

本发明大体来说涉及快闪EEPROM(电可擦除且可编程只读存储器)类型的非易失性半导体存储器，且更特定来说涉及操作NAND类型的存储器单元阵列且用于处置NAND串的边缘附近的编程干扰的结构及方法。 

背景技术

当今人们正在使用许多在商业上很成功的非易失性存储器产品，尤其是使用快闪EEPROM单元阵列的呈小形式因数卡形式的非易失性存储器产品。 

快闪存储器系统的一个实例使用NAND结构，其包括夹在两个选择栅极之间串联布置充当存储器单元的多个电荷存储晶体管。一NAND阵列具有多个存储器单元(例如，8、16或甚至32个)，所述存储器单元作为存储器单元串(NAND串)通过任一端处的选择晶体管连接在位线与参考电位之间。字线与不同串联串中的单元的控制栅极连接。 

为编程快闪存储器单元，向控制栅极施加编程电压且将位线接地，从而致使所述单元的阈值电压升高。由于所述编程电压被施加到连接到字线的所有单元，因此所述字线上的未选定单元(将不被编程的单元)可能不注意地被编程。选定字线上的未选定单元的意外编程称为“编程干扰”。 

正在不断做出努力以改进NAND存储器单元的编程技术，使得可有效地存储更多信息且防止编程干扰。 

因此，普遍需要高性能且高容量的非易失性存储器。特定来说，需要一种具有增强的读取及编程性能、具有紧凑且高效并仍高度地通用于在读取/写入电路中处理数据的经改进处理器的紧凑型非易失性存储器。 

发明内容

一种组织成NAND串的NAND型快闪存储器，其中每一NAND串是一串联存储器单元链且通过所述串的两个端上的选择晶体管连接到位线或源极线。邻近NAND串的两个端的存储器单元尤其易于出现由于编程干扰所致的错误。采用自适应存储器状态分割方案来克服所述错误，在所述方案中，除邻近两个端的其中存储有相对较少的位的存储器单元以外，每一存储器单元通常经分割以存储多个数据位。以此方式， 所述在邻近NAND串的两个端的存储器单元中存储相对较少的位的存储量提供充足的容限以克服所述错误。 

在一个实施例中，其中存储器经设计以每单元存储两个位，一种所述两个位的单位能够使所述两个位中的一者存储在邻近NAND串的一个端的存储器单元中且使所述两个位中的另一者存储在邻近另一端的另一存储器单元中。 

在另一实施例中，其中存储器经设计以每单元存储三个位，一种所述三个位的单位能够使一个端存储器单元存储所述位中的两者且使另一端存储器单元存储所述位中的一者。 

本发明的一个优点是可容易地修改现有存储器系统以适应所述自适应方案。对于2-位或3-位的存储器系统，需要向现有NAND链添加最多一个额外存储器单元以维持相同的存储器容量。 

根据对本发明的优选实施例的说明将了解其额外特征及优点，应结合附图来理解所述说明。 

附图说明

图1A是NAND串的俯视图； 

图1B是所述NAND串的等效电路图； 

图1C是图1A的NAND串的截面图； 

图2A是描绘三个NAND串的电路图； 

图2B显示正被编程的8-单元NAND串； 

图2C显示用于8-单元NAND串的自升压技术的效果； 

图2D显示用于8-单元NAND串的GIDL效应； 

图2E显示在存储器单元正被编程时中间电压的施加； 

图2F显示当字线WL0正被编程时的GIDL效应； 

图3A是其中实施本发明的各个方面的非易失性存储器系统的一个实施例的框图； 

图3B显示存储器阵列的组织的实例； 

图4A图解说明在每一存储器单元使用常规格雷码存储两个数据位时4状态存储器阵列的阈值电压分布。 

图4B图解说明使用格雷码的现有2遍式编程方案中的下部页编程。 

图4C图解说明使用格雷码的现有2遍式编程方案中的上部页编程。 

图4D图解说明辨别使用格雷码编码的4状态存储器的下部位所需的读取操作。 

图4E图解说明辨别使用格雷码编码的4状态存储器的上部位所需的读取操作。 

图5A图解说明在每一存储器单元使用LM码存储两个数据位时4状态存储器阵列的阈值电压分布。 

图5B图解说明使用LM码的现有2轮式编程方案中的下部页编程。