[发明专利]以减少的编程干扰编程NAND快闪存储器

说明书

技术领域

本发明涉及编程快闪存储器，且更特定来说，涉及以减少的编程干扰编程例如 NAND快闪存储器等快闪存储器的方法。

背景技术

快闪存储器装置用于各种应用中以存储数字信息。基本快闪单元由浮动栅极位于沟 道与晶体管的控制栅极之间的晶体管组成。晶体管的阈值电压被定义为：当施加于晶体 管的控制栅极时将沟道状态从非导通状态改变为导通状态的最低电压。此电压受浮动栅 极中所捕集的负电荷的量影响：电荷越多，单元的阈值电压越高。SLC(单电平单元) 类型装置使用具有零带电浮动栅极的单元来表示“1”状态，且使用具有带负电浮动栅 极的单元来表示“0”状态。可由单元的阈值电压表示单元状态，在此情况下，使用两 个电压电平：“1”状态电压和“0”状态电压。虽然单元可具有略微不同的“0”状态电 压，向控制栅极施加介于“1”状态电压与“0”状态电压之间的电压致使“1”状态单 元导通，但“0”状态单元保持在非导通状态。

最普通种类的多电平单元(MLC)类型装置在浮动栅极中使用4个电荷量，包括零 电荷，因此可由4个电压电平表示单元状态，因此MLC单元每单元存储2个位。一般 来说，可使用2^N个电压电平来表示每单元N个位。使用每单元较高数目的位允许产生 具有高数据密度的快闪装置，且因此减少每个快闪装置的总成本。

NAND快闪装置由单元阵列(称为区块)组成。区块被建构为矩阵，其中行是连接 单元的控制栅极的字线(WL)，且每一列是浮动栅极单元的链，其经由第一选择栅极SGD 在所述链的一侧连接到对应位线(BL)，且经由第二选择栅极SGS在所述链的另一侧连 接到共同源极线。SGD栅极经连接以形成SGD线，且SGS栅极经连接以形成SGS线， 类似于控制栅极经连接以形成WL的形式。图1中展示具有8个WL和4256个BL的 NAND快闪阵列的一个区块的实例。在出于所有目的以引用的方式并入如同在本文中全 面陈述的以下美国专利中给出此类阵列的实例：第5,774,397号美国专利；第6,046,935 号美国专利。此类存储器的物理页包括其晶体管栅极连接到同一WL的单元。图1中所 示的实例中的每一页包括4256个单元，因此图1中所示的区块包括8页，每一页有4256 个单元，总共是34,048个单元。在NAND区块的擦除操作期间，如下文所描述擦除整 个区块，且以每页为基础完成对NAND单元的编程和读取操作。因此，出于本发明的目 的，单元区块被定义为同时擦除的单元的最小块，且单元页被定义为同时写入(编程) 的单元的最小块。(出于历史原因，写入到快闪单元被称为“编程”所述单元。“写入” 和“编程”在本文中可互换地使用。)

擦除操作涉及在C-p阱(快闪装置的硅结构中的区域，其位于单元下方且对于所有 单元都是共同的)与选定区块的所有WL之间施加高电压，其中WL被保持在0电压。 此高电压致使受作用的浮动栅极排出通过先前编程操作被捕集在浮动栅极中的任何电 荷，因此将单元带入擦除状态。

编程操作涉及将高电压施加到选定WL且将较低电压施加到其它WL，以便将其它 WL带入导通状态。待被编程单元的BL被保持在0电压，因此单元被置于由选定WL 的高电压和BL的0电压引起的应力下。无意编程的单元的BL连接到一电压电平，使 得BL与施加到WL的电压之间的差异所引起的应力不足以导致单元的浮动栅极电荷的 改变。编程过程由一系列的编程脉冲构成，并交错有验证操作，在所述验证操作中，将 每一单元的目标阈值电压施加到单元栅极以检查是否应将更多的电荷捕集在浮动栅极 中。如果需要将更多的电荷捕集在任何单元的浮动栅极中，则施加具有比前述编程脉冲 略高的幅值或更长的持续时间的另一编程脉冲。如果单元已达到其目标阈值电压，则通 过将适当电压电平施加到其BL而禁止其进一步编程，其类似于无意编程的单元。