[发明专利]具有自对准特征的沟槽栅极FET

说明书

相关申请的交叉引用

本申请是2006年9月20日提交的美国申请No.11/533,493的部分后续申请，其全部内容以引用方式结合于此。

技术领域

本发明总体涉及半导体功率场效应晶体管(FET)，且特别涉及具有自对准特征(自调整特征，self aligned feature)的沟槽栅极功率FET(沟槽栅功率FET)。

背景技术

竖直沟槽栅极MOSFET由于其优异的性能特性而广泛应用于功率器件，所述优异的性能特性包括高速和低导通电阻，R_DSon。通过增加沟槽密度可进一步减小R_DSon。这可通过缩小器件的单元间距(cell ptich)或尺寸而实现，从而使得每平方硅面积能够形成更多的MOSFET。单元间距是通过沟槽、源极以及体区(body region)的宽度确定的。

然而，减小单元间距受制造和设计局限性的限制，因为通常无法使得特征小于光刻工具的分辨率。改变光刻设计是成本昂贵的减小单元间距的方法。而且，形成源极和重体区的掩模步骤中的不对准(失配)公差阻碍了单元间距减小的努力。虽然已经披露了用于在FET中实现自对准特征的某些技术，但这些技术通常要求更多的工艺步骤，并增加工艺复杂性，因此不是有成本效益的技术。

因此，需要改进的FET及其形成方法。

发明内容

根据本发明的实施例，场效应晶体管是如下形成的。在第一导电类型的半导体区中形成沟槽。形成在每个沟槽中凹入的栅电极。使用第一掩模，通过注入掺杂物在半导体区中形成第二导电类型的体区(主体区)。使用第一掩模，通过注入掺杂物在体区中形成第一导电类型的源区(源极区，source region)。

在一个实施例中，当注入掺杂物以形成体区时，第一掩模覆盖相邻沟槽之间的半导体区的顶面(顶表面)，使得大量(主要量，基本量，substantial amount)的注入掺杂物通过没有被凹入的栅电极覆盖的上沟槽侧壁进入半导体区。

在另一个实施例中，使用第一掩模形成沟槽。

在另一个实施例中，在形成沟槽中使用第二掩模。

在另一个实施例中，第一掩模包括光刻胶。

在另一个实施例中，第一掩模包括氧化物、氮化物、以及包含氮化物和氧化物的复合层中的一种。

在另一个实施例中，第一掩模在沟槽形成之前形成在半导体区的表面上并用来限定沟槽。

在另一个实施例中，在形成沟槽之后，第一掩模形成在半导体区的表面上。

在另一个实施例中，体区的底部边界具有波状轮廓(corrugatedprofile)。

在另一个实施例中，体区的底部在沟槽的侧壁处最深而在相邻沟槽之间的中点处最浅。

在另一个实施例中，在形成凹入的栅电极之前，形成内衬每个沟槽的侧壁和底部的介电层。

在另一个实施例中，在形成凹入的栅电极之前，沿每个沟槽的底部形成厚底部电介质，并形成内衬每个沟槽的侧壁的栅极介电层。厚底部电介质比栅极介电层更厚。

在另一个实施例中，在每个沟槽中在栅电极上形成介电材料。除去第一掩模，然后形成与源区和体区接触的互连层。

在另一个实施例中，在形成体区中使用的注入能量在约150KeV到约220KeV的范围内。

根据本发明的另一个实施例，屏蔽的栅极场效应晶体管是如下形成的。在第一导电类型的半导体区中形成沟槽。在每个沟槽的底部形成屏蔽电极，该屏蔽电极通过屏蔽电介质与半导体区绝缘。在屏蔽电极上方形成在每个沟槽中凹入的栅电极，栅电极与屏蔽电极绝缘。使用第一掩模，通过注入掺杂物在半导体区中形成第二导电类型的体区。使用第一掩模，通过注入掺杂物在体区中形成第一导电类型的源区。

在一个实施例中，当注入掺杂物以形成体区时，第一掩模覆盖相邻沟槽之间的半导体区的顶面，使得大量的注入掺杂物通过没有被凹入的栅电极覆盖的上沟槽侧壁进入半导体区。

在另一个实施例中，使用第一掩模形成沟槽。

在另一个实施例中，在形成沟槽中使用第二掩模。

在另一个实施例中，第一掩模包括光刻胶。

在另一个实施例中，第一掩模包括氧化物、氮化物、以及包含氮化物和氧化物的复合层中的一种。

在另一个实施例中，第一掩模在沟槽形成之前形成在半导体区的表面上并用来限定沟槽。

在另一个实施例中，第一掩模在形成沟槽之后形成在半导体区的表面上。

在另一个实施例中，体区的底部边界具有波状轮廓。

在另一个实施例中，体区的底部在沟槽的侧壁处最深而在相邻沟槽之间的中点处最浅。