[发明专利]无电解镀方法

说明书

技术领域

本发明涉及在金属基体的表面上进行无电解电镀的无电解镀方法，本发明特别是涉及下述的无电解镀方法，其中，在亚临界流体或超临界流体的存在下，利用诱导共析现象，短时间地通过无电解镀而获得均匀的膜。

背景技术

在过去，作为半导体元件内的细微金属布线形成方法，其按照下述方式进行，该方式为：通过溅射法(sputtering)，在于衬底上形成比如，铝薄膜之后，涂敷光刻胶(photoresist)，通过曝光·显影处理，进行布图处理(Patterning)，通过蚀刻，形成规定的布线。但是，伴随半导体电路元件的高集成化、细微化，难以用于这样的布线形成方法，由此，实施预先形成布线用的槽或孔，通过化学气相成长化法CVD、溅射法、镀金法等的方式，在槽或孔中埋入铝或铜，然后，通过化学机械抛光CMP(Chemical MechanicalPolishing)法，对表面进行研磨，由此，形成布线的方法，所谓的金属镶嵌(damascene)法。在该金属镶嵌(damascene)法中，在形成槽时，还开设朝向底层布线的连接孔，同时将铝或铜填充于该连接孔和槽中，形成布线的方法称为双道金属镶嵌(Dual damascene)法。

近年，作为半导体装置的布线形成步骤，采用电解镀法的金属镶嵌(damascene)法成为主流(参照下面的专利文献1，2)。在这里，通过图3和图4，对采用在下述的专利文献1中作为已有实例而公开的金属镶嵌(damascene)法的三维实装用半导体装置的布线的形成方法进行说明。该布线的形成方法图图3A所示，比如，在硅衬底等的衬底70的表面上，通过光刻(lithography)和蚀刻技术，形成孔72，接着，如图3B所示，在该衬底70的表面上，通过比如，CVD而形成由SiO₂形成的绝缘膜74，通过绝缘膜74覆盖孔72的表面，由此，使之不漏电，另外，如图3C所示，在绝缘膜74上通过比如，CVD或溅射方式形成作为电解镀的供电层的晶种层76。

然后，如图3D所示，通过在衬底70的表面上，进行通过电解镀的镀铜处理，在衬底70的孔72的内部中填充铜，并且在绝缘膜74上堆积镀铜膜78，然后，如图3E所示，通过CMP，去除衬底70上的镀铜膜78和绝缘膜74，按照使填充于孔72的内部的镀铜膜78的表面与衬底70的表面基本处于相同平面的方式，对其进行埋设布线处理。

在下面的专利文献1中公开的埋设布线可适用于孔72的直径W在5～20μm的范围内，深度D在50～70μm的范围内的场合。另外，在下面的专利文献1中公开的发明中，在图3D所示的电镀的镀铜步骤中，为了防止如图4A所示，在孔72的入口附近处，铜悬出(overhang)，在铜布线的内部产生空隙(穴)的情况，如图4B所示，在电镀步骤的中途，追加对电镀膜的一部分进行蚀刻的步骤，另外，如图4C和图4D所示，反复进行所需的次数的电镀步骤和镀膜的蚀刻步骤，由此，如图4E所示，通过铜78，填埋槽72的内部。

另外，由于即使采用上述的专利文献1中公开的发明，仍难以在0.20μm或其以下程度这样的窄槽或孔内，没有空隙地埋入铜，故在下述的专利文献2中公开的发明中，通过下述方式来应对，该方式为：调整镀液的组分，调整槽或孔的底部侧和入口侧的金属析出速度。

专利文献1：JP特开2003—96596号公报；

专利文献2：JP特开2005—259959号公报；

专利文献3：JP特开平10—245683号公报；

专利文献4：JP特开2006—37188号公报；

发明内容

发明所解决的课题

上述这样的电镀法的细微金属布线形成方法为，对于在可较大地形成作为供电层的晶种层76的场合，容易形成供电用端子来说是有效的方法，但是，在电镀部分的尺寸小的场合或在必须对与开口部的尺寸相比较，深度较深的槽或孔内等进行电镀的场合，由于难以形成供电用端子，故采用无电解镀法。

在无电解镀法中，所获得的电镀层致密，还可在细微的部分，也可以进行电镀，另外，还可在绝缘物的表面上进行电镀，故用于较广的领域，但是，由于电镀层的析出速度慢，故难以直接适用于要求形成较厚的金属层的上述那样的金属镶嵌(damascene)法或双道金属镶嵌(dual damascene)法。