[发明专利]并行化的约束满足问题解算机中的无锁状态合并

说明书

背景

诸如处理器、存储器和存储等硬件方面的技术进步持续地担当用于创建更 大且更复杂的、通过处理许多不同类型的媒体数据类型(例如，语音、文本和 视频)来提供更丰富的用户体验的软件应用程序、开发程序等的催化剂。

在单处理器系统中这些厂商所依靠的硬件支持可能是遥远的，因为与摩尔 定律相关联的历史上的电路高速发展(speedup)不再看上去是可容易地获得的。 摩尔定律的原理方面是通常由于设备制造方面的技术进步，芯片上的晶体管数 量将约每十八个月翻倍一次。历史上，当这实现时，处理器时钟速度也可被提 高。然而，现在与更紧密地压缩的晶体管相关联的热密度太高以致于提高时钟 速度意味着无法高效且有效地散热。因此，更小的设备不再直接转换成更快且 更凉快运行的机器。

正在利用的一种替换方案是简单地采用更多的设备。换言之，例如，在处 理器领域，设计并行或多处理器系统以适应软件需求。然而，并行处理系统需 要用于处理算法或计算线程处理的复杂的协调技术。约束解决在测试这些协调 技术时是有用的。然而，传统顺序算法众所周知地难以按有效地利用所有可用 共享存储器的并行处理器的方式来重构。

诸如布尔可满足性(SAT)解算机等约束满足问题(CSP)解算机对于先 前的观察结果也绝不例外。通常，顺序CSP解算机具有包括部分解(对约束变 量中的某一些的赋值)的当前状态，该解算机试图从该当前状态移至具有通过 对一个或多个当前未赋值的变量赋值来创建的增广解的新状态。该新的赋值可 通过约束的传播来引起其他赋值。约束的传播进而可导致检测到肯定是部分完 成的、必须被改变为新赋值并重新传播的当前赋值中的冲突(为了解除冲突)。

在并行处理系统中，该问题解决制度的并行实现必然具有以刚刚描述的方 式传播约束的若干并行计算。问题是将若干无冲突解算机状态合并(后传播) 成单个无冲突解算机状态。

概述

以下呈现了本发明的简化概述，以提供对所公开的本发明的某些方面的基 本理解。该概述不是详尽的概览，它不旨在标识关键/重要的元素，也不旨在描 绘其范围。其唯一的目的是以简化的形式来介绍一些概念，作为稍后提出的更 为详细的描述的序言。

所公开的体系结构提供了对通用约束满足问题(CSP)解算机中的并行处 理的支持。解算机的计算线程的状态被表示为一组支持图。各组支持图是经常 是通用CSP解算机的重要组件的真值维护系统(TMS)的高效实现中的已识 别机制。如此处所描述的，支持图通过以成对的方式来合并这些图从而产生新 的无冲突图来以新方式使用。这允许通过在多个新赋值上映射约束的并行传播 并通过合并从多个传播所得的状态来归约到新问题解算机状态(具有更多赋值 的变量)来构造CSP解算机。该体系结构一般可应用于具有特定形式特性的任 何CSP解算机。例如，在一个实现中，该体系结构可特别地在布尔可满足性 (SAT)解算机的上下文中应用。

此处所公开和所要求保护的体系结构包括便于解算机处理的计算机实现 的系统。该系统包括用于将计算线程的输入解算机状态表示为一组图的薄记组 件。合并组件执行该组图中的至少两个输入图到表示计算线程的最终状态的合 并图的成对合并。

为了实现前述及相关目的，在这里结合下列描述及附图来描述所公开的本 发明的某些说明性方面。然而，这些方面仅指示了其中可利用此处公开的原理 的各种方法中的少数几种，且旨在包括所有这些方面及其等效方面。结合附图 阅读下面的详细描述，则其他优点和新颖特征将变得清楚。

附图简述

图1示出了根据并行实现的便于解算机处理的系统。

图2示出了根据本发明的处理解算机状态的方法。

图3示出了采用学习和推理来推断对答案赋值的猜测的替换并行解算机 系统。

图4示出了从示例性约束传播过程中导出的(L，K)演绎图。

图5示出了用于处理从图4的支持图输出的冲突约束的新的图。

图6示出了准备并合并两个支持图的方法。

图7示出了用于成对合并过程的削减两个输入支持图的方法。

图8示出了处理合并图的冲突的方法。

图9示出了削减支持图并将其合并成顺序SAT解算机的最终合并的无冲 突图的方法。

图10示出了削减支持图并将其合并成并行SAT解算机的最终合并的无冲 突图的方法。