[发明专利]能容忍工艺变化的存储器设计

说明书

35 U.S.C§119下的优先权请求

本专利申请案请求对在2006年12月6日提出申请且标题为“工艺变化知晓存储器设计方法(Process Variation Aware Memory Design Methodology)”的第60/868,900号临时申请案的优先权，且所述临时申请案受让予本发明的受让人并以引用方式明确并入本文中。

技术领域

本发明的实施例涉及半导体设计。更特定来说，本发明的实施例涉及存储器设计方法及系统。

背景技术

工艺技术缩放已帮助实现包括许多类型的核心以实施复杂的功能性的芯片上系统(SoC)。根据国际半导体技术蓝图(ITRS)，存储器占据这些SoC的日益增长的大的部分且预期此趋势会继续。各种存储器类型(例如，SRAM、DRAM及/或快闪存储器)已嵌入到SoC中。SRAM是占优势的嵌入式存储器，因为其可容易地与标准CMOS工艺技术集成在一起。

工艺技术缩放因随机掺杂波动、阱邻近效应(WPE)及栅极线边缘粗糙度(LER)而增加工艺变化。所述工艺变化导致电路特性的显著变化且使其难以对整个电路的行为建模。因此，由于增加的处理变化，估计电路性能在亚-100nm工艺节点处变得非常重要。过分保守的设计余量将增加复杂性、设计精力及成本。另一方面，对工艺变化的低估将导致的受到损害的性能或甚至功能故障。

工艺变化通常划分为两个类别：裸片间变化及裸片内变化。在裸片间变化的情况下，裸片中的所有晶体管的工艺参数向一个方向移位相同的量。常规设计角点模拟方法(即，慢、典型及快)可覆盖此种同时移位。另一方面，裸片内变化可导致工艺参数移位对于裸片中的每一晶体管在不同方向上变化，此导致晶体管之间的工艺参数不匹配。因此，可使用统计模拟来表征裸片内变化。所述裸片内变换包括系统变化及随机变化。因随机掺杂波动而产生的阈值电压(V_T)不匹配是随机变化的显著来源。由于在纳米级工艺技术中，有限数量的掺杂原子在极小的MOSFET沟道区域中，因此随机掺杂波动导致成为裸片内变化的显著部分的严重阈值变化。

所述阈值电压不匹配与晶体管面积(宽×长)的平方根成反比。由于使用技术缩放减小了存储器单元大小以保持高阵列效率，因此阈值电压不匹配已成为存储器设计中具挑战性的问题。根据工艺变化的存储器故障通常可分类为：1)读取稳定性故障，2)写入故障，3)保存故障，及4)读取存取故障。可将读取稳定性故障及保存故障视为主要因为存储器单元中的晶体管之间的阈值电压不匹配。写入故障可由单元中的阈值电压不匹配及窄字线脉冲宽度导致。

在读取存取故障中涉及平均位单元读取电流(I_AVG)的变化、感测放大器启用时间(t_SAE)的变化及感测放大器偏移电压(V_{OS_SA})。读取存取故障概率模型概述于S.穆霍帕德亚(S.Mukhopadhyay)等人的“用于纳米级CMOS中的合格率增强的故障概率建模及SRAM阵列的统计设计(Modeling of Failure Probability and StatisticalDesign of SRAM Array for Yield Enhancement in Nanoscaled CMOS)”，关于集成电路及系统的计算机辅助设计的IEEE期刊，第24卷，第12号，第1859-1880页，2005年12月中，其全部内容并入本文中。所提出的模型使用固定的V_{OS_SA}，从而忽略V_{OS_SA}的统计分布。另外，不考虑t_SAE的变化。t_SAE及V_{OS_SA}的分布说明于R.希尔德(R.Heald)等人的“亚-100nm SRAM设计的可变性(Variability in Sub-100nm SRAM Designs)”，关于计算机辅助设计的IEEE/ACM国际会议，第347-352页，2004年11月12日中，其全部内容并入本文中。然而，尚未以组合使用I_AVG、t_SAE及V_{OS_SA}的统计分布来优化存储器架构。