[发明专利]应力增强的晶体管及其制造方法

说明书

技术领域

本发明系关于晶体管及其制造方法，尤系关于应力增强的晶体管及其制造方法。

背景技术

现今集成电路(IC)主要藉由使用复数个相互连接之场效晶体管(Field Effect Transistor，FET)(亦称为金属氧化物半导体场效晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)，或简称为MOS晶体管)而实作。MOS晶体管包含作为控制电极之栅电极(gateelectrode)，和间隔开之电流可流于其间的源极电极(source electrode)及漏极电极(drain electrode)。施加于该栅电极之控制电压系控制通过该源极与漏极电极间之信道之电流流动。

集成电路的复杂度以及整合入集成电路之器件数量系不断增加。随着集成电路内的器件数量增加，个别器件的尺寸必须缩小。于集成电路内的器件尺寸通常指的是最小特征尺寸(minimum feature size)，即，电路设计规则允许之最小线宽(line width)或最小间距。当半导体工业发展至45奈米(nanometer，nm)之最小特征尺寸甚至更小时，由于缩小尺寸，因此效能增益便变得受限。当用以执行该些集成电路之新世代的集成电路板及晶体管被设计出来时，技术人员必须极度仰赖非传统要素以提升器件效能。

MOS晶体管之效能，当由其电流载送能力测量时，系与于该晶体管信道内之主要载子的移动率(mobility)成正比。藉由施加于MOS晶体管的晶体管信道适当的纵向应力(longitudinal stress)，可增加于该晶体管信道内之主要载子的移动率。举例而言，应用压缩纵向应力于P信道MOS(P-channel MOS，PMOS)晶体管之信道，增加主要载子电洞之移动率。同样情况，应用拉伸(tensile)纵向应力于N信道MOS(N-channelMOS，NMOS)晶体管之信道，增加主要载子电子之移动率。已知应力工程方法藉由增加器件驱动电流毋需增加器件尺寸及器件容量，而大幅提升电路效能。

于P信道MOS(PMOS)晶体管内，藉由相邻于该晶体管信道嵌入硅锗(embedding silicon-germanium，eSiGe)可产生纵向压缩应力，以增加电洞之移动率。为制造此一器件，沟槽(trench)或凹槽(recess)被蚀刻入硅衬底内，以产生沟槽于该硅衬底。之后可使用硅锗之选择性外延生长(selective epitaxial growth)填充该沟槽，以产生硅锗嵌入(或“eSiGe”)区域，该eSiGe区域最终可用来产生MOSFET器件的源极/漏极(source/drain，S/D)面积或区域。该硅衬底以及藉由该选择性外延制程而生长之该SiGe区域具有晶格失配(crystal lattice mismatch)，该晶格失配于该PMOS晶体管内引发本质机械应力。该些本质机械应力增加于该PMOS晶体管之硅信道内之电洞移动率，而可增进驱动电流，更因而改善该PMOS晶体管之效能。

于需要实施eSiGe之选择性外延生长制程中遭遇到一些困难。该些困难包括：外延结晶缺陷的形成导致器件失效，非均匀厚度之SiGe造成器件参数之变更、于SiGe中之本质应力松弛(relaxation)而降低器件效能、该选择性外延制程之高成本、以及将整合此eSiGe区域之选择性外延生长进入CMOS制程的复杂度。

该eSiGe膜之厚度决定可应用于该MOSFET器件信道之应力/应变(stress/strain)。如此情况，可由嵌入制程了解之效能提升，系正比于SiGe嵌入生长于该沟槽内之厚度。当使用较薄之硅层时，减少可形成于该衬底之沟槽之潜在深度(potential depth)，且因此亦减少该eSiGe区域之潜在厚度。如此情况，可了解该eSiGe厚度不足以达到所需之信道应力及移动率增益(mobility gain)。举例而言，于习知绝缘层上覆硅(Silicon-On-Insulator，SOI)之eSiGe制程，晶体管被制造于薄硅层，该薄硅层之厚度介于50奈米(nm)至100奈米间，且该能被蚀刻且之后由SiGe填充之沟槽之厚度系限制于40至60nm间，当该eSiGe层厚度被限制于此厚度范围内时，该eSiGe源极/漏极面积系无法产生适当或合适的信道应变/应力。此外，当采用其硅衬底具有10nm或更薄厚度之超薄绝缘层上覆硅(Ultra-Thin Silicon-On-Insulator，UTSOI)衬底时，倘若于该硅衬底内并非不可能形成沟槽或凹槽，则其将难以使用eSiGe技术。