[发明专利]可逆极性解码器电路及相关方法

说明书

技术领域

本发明涉及解码器电路，且确切地说涉及适合于可编程存储器阵列的解码器电路， 且更确切地说涉及适合于并入有无源元件存储器单元的半导体集成电路存储器阵列的 解码器电路。

背景技术

特定无源元件存储器单元展示出可重写特性。举例而言，在特定存储器单元中，可 通过用大约6到8V的电压将存储器单元正向偏置(例如，参考其中的二极管的极性) 而实现编程，而可通过用大约10到14V的电压将存储器单元反向偏置而实现擦除。这 些高电压需要使用字线及位线解码器内的特殊高电压CMOS晶体管。这些高电压晶体管 并不随着存储器单元字线间距及位线间距减小而良好地缩放。这对于3D存储器技术尤 其有问题，在3D存储器技术中，退出阵列的字线及位线(且其必须与字线及位线驱动 器介接)的绝对密度使提供与更小的阵列线间距兼容但能够在选定存储器单元上外加足 够高的电压的解码器电路的能力甚至更重要。

此正向设定/反向重设存储器阵列需要可能超过高电压晶体管的击穿电压(即， BVDSS)的电压，所述高电压晶体管有效地配合在存储器阵列的旁边，且其可用于实施 所述解码器电路。此存储器阵列也需要具有双重极性输出的(即，对于一个模式为低态 有效输出，且对于另一模式为高态有效输出)行及/或列解码器。

发明内容

随着电路技术继续缩小，存储器阵列在可用于字线及位线驱动器(即阵列线驱动器) 的晶体管的击穿电压下或接近所述击穿电压而操作日益重要。在多头解码器结构(例如， 可用于解码字线)中，也需要将一甚至更高的偏压提供到半选定字线驱动器电路的栅极， 以将所述半选定字线稳固地维持在一非有效电平。此导致行解码器输出的所要的电压摆 动，其大于字线驱动器自身的电压摆动。当此所要的电压过驱动与双重极性行解码器要 求结合时，难以对两种解码器极性均实现此电压摆动而又不会在以输出极性中的一者或 两者操作时遇到击穿问题。举例而言，当一传输门电路经操作以实现一大于阵列线驱动 器在击穿电压下操作时阵列自身的电压摆动时，所述传输门电路将击穿。

一般而言，本发明大体上涉及一种用于存储器阵列的解码器电路及用于使用此解码 器电路的方法。然而，本发明由随附权利要求书界定，且不应将此章节中的任何内容看 作限制所述权利要求书。

在一方面中，本发明提供一种操作解码器电路的方法。在特定实施例中，所述方法 包括：在第一偏置节点上，对于第一操作模式传送第一选定电压，且对于第二操作模式 传送第二选定电压；在第二偏置节点上，对于所述第一操作模式传送第一未选定电压， 且对于所述第二操作模式传送第二未选定电压；当解码器输出节点被选定时，通过相应 解码器输出驱动器电路的第一耦合电路将所述解码器输出节点耦合到所述第一偏置节 点；当在所述第一操作模式下所述解码器输出节点未被选定时，通过相应解码器输出驱 动器电路的第二及第三耦合电路将所述解码器输出节点耦合到在所述第二偏置节点上 传送的所述第一未选定电压，且当在所述第二操作模式下所述解码器输出节点未被选定 时将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第二未选定电压；及 当在所述第一及第二操作模式中的每一者下所述解码器输出节点被选定时，限制所述第 二及第三耦合电路中的每一者上的相应电压。

在另一方面中，本发明提供一种制造一并入有解码器电路的集成电路产品的方法。 在特定实施例中，所述方法包括：形成第一偏置节点，其用于对于第一操作模式传送第 一选定电压，且对于第二操作模式传送第二选定电压；形成第二偏置节点，其用于对于 所述第一操作模式传送第一未选定电压，且对于所述第二操作模式传送第二未选定电 压；形成多个解码器输出驱动器电路，其每一者分别包含：解码器输出节点；第一耦合 电路，其用于当所述解码器输出节点被选定时将所述解码器输出节点耦合到所述第一偏 置节点；及第二耦合电路，其与第三耦合电路串联耦合，所述第二及第三耦合电路用于 当在所述第一操作模式下所述解码器输出节点未被选定时将所述解码器输出节点耦合 到在所述第二偏置节点上传送的所述第一未选定电压，且当在所述第二操作模式下所述 解码器输出节点未被选定时将所述解码器输出节点耦合到在所述第二偏置节点上传送 的所述第二未选定电压，且用于当在所述第一及第二操作模式中的每一者下所述解码器 输出节点被选定时限制所述第二及第三耦合电路中的每一者上的相应电压。