[发明专利]高速缓存装置、运算处理装置及其控制方法

说明书

技术领域

本发明涉及具有救济在高速缓存行中产生的故障的高速缓存行交替 寄存器的高速缓存装置、运算处理装置及其控制方法。

背景技术

作为现有的针对高速缓存的固定故障的救济装置，使用了块退化和 WAY(路径)退化这样的方法。在块退化和WAY退化中，以高速缓存的 WAY单位来观测高速缓存故障次数，如果在单位时间内产生的故障次数 超过了规定阈值，则进行块或WAY的切断。将首次超过阈值时对故障的 高速缓存行和其WAY进行切断的功能称为块退化。在块退化中，切断1 行数据。当在块退化的高速缓存行以外的数据中也产生故障时，将块退 化对象切换为最后产生故障的高速缓存行和WAY。即，基于块退化的故 障救济以保护高速缓存的1行数据为目的，在多个高速缓存行产生故障 时，在块退化发生后，高速缓存的故障次数也仍增加，当其达到规定值 时，对故障的WAY进行切断。在引起WAY退化时，虽然说处理器能够 继续进行工作，但是引起性能大幅降低。因此，通过在WAY退化前引起 仅对1个高速缓存行进行切断的块退化，由此，能够降低性能降低的程 度。

但是，在高速缓存的存储容量小的情况下，由1个高速缓存行的损 失引起的性能劣化也无法忽略，所以，在引起块退化的情况下，也需要 将故障芯片作为更换对象。在具有多个核的CPU的情况下，无法仅更换 由于1位固定故障进行块退化的核，所以，以包含全部正常工作的其他 核的芯片单位进行更换。在迄今为止的CPU开发中，存在增加搭载于芯 片的核数量、同时缩小一次高速缓存的容量的倾向，所以，在现有的基 于块退化的高速缓存的故障保护机构中，将没有故障的核无端地作为更 换对象的可能性很高。其结果，在现有的基于块退化的救济处置中，CPU 芯片单位的故障耐性不充分。

因此，考虑了如下方法：在引起1位固定故障时，通过设置用于登 记故障行的高速缓存数据的高速缓存行交替寄存器，由此，交替1位固 定故障行的数据，救济1位固定故障而不损失高速缓存行(专利文献1)。

在装配高速缓存行交替寄存器时，在以往采用的方式中，在交替对 象地址的比较中使用物理地址，该物理地址一致时，读出高速缓存行交 替寄存器的数据。物理地址的位数多，所以地址处理需要花费时间。并 且，为了得到作为比较对象的物理地址，需要参照TLB(Translation Look-aside Buffer)或高速缓存标签。因此，在高速缓存的读出中，能够 使用高速缓存行交替寄存器，但是，在高速缓存的写入中，TLB、高速 缓存标签的参照比较和写入的流程与通常的高速缓存控制流程相差甚 远，所以，放弃使用高速缓存行交替寄存器。即，每次将高速缓存交替 寄存器作为存储对象时，使高速缓存行交替寄存器无效化，从主存储参 照起重做等，在存储工作时产生性能降低。

并且，现有的高速缓存行交替寄存器构成为能够交替高速缓存行的 1行的全部位。但是，实际上，在1个高速缓存行中，在多处产生1位错 误的概率很低，电路资源的使用效率不太好。

因此，在本发明中，提出了解决现有的高速缓存行交替寄存器的问 题的新结构的高速缓存行交替寄存器。

因此，首先，下面说明没有搭载本发明的高速缓存行交替寄存器的 现有的高速缓存的结构。通过追加对没有搭载高速缓存行交替寄存器的 现有的高速缓存的工作进行局部替换的功能，来实现本发明的结构，所 以，需要预先清楚现有的高速缓存的结构。

图1示出现有的CPU的结构。

图1所示的CPU 101具有4个核CORE-0(102-0)、CORE-1(102-1)、 CORE-2(102-2)、CORE-3(102-3)(以下设CORE为102)。

各核CORE 102具有：IU(Instruction Unit：命令处理装置)(104-0、 104-1、104-2、104-3：以下设IU为104)、EU(Execution Unit：运算装 置)(105-0、105-1、105-2、105-3：以下设EU为105)、以及SU(Storage Unit：存储控制装置)(103-0、103-1、103-2、103-3：以下设SU为103)。