[发明专利]半导体器件

说明书

技术领域

本发明涉及一种能使存储器作为逻辑电路动作的半导体器件。

背景技术

以往，LSI(Large Scale Integration)等半导体器件经功能设计、 逻辑电路设计、晶片制造、组装等多道工序而制造出来。而且，其制 造工序适于同一产品的批量生产，但是在只是小量生产多种类型的产 品时因花费成本而变得不适用。

于是，为了即便大批量生产单一的半导体器件也能够按顾客方做 成各种产品分别使用，而开发了FPGA(Field Programmable Gate Array) 等制造技术。所谓FPGA是指在制造之后可对逻辑电路进行编程的LSI 等半导体器件。

但是，由于FPGA由逻辑电路、配线、开关等多种零件构成，因 而存在半导体工艺上的配线的多层结构和需要高水平的制造技术的问 题。

而且，作为其中之一的解决方法，开发了使存储器作为逻辑电路 进行动作的技术。

例如，专利文献1公开了一种与半导体器件有关的技术，其用配 线连接多个存储器，通过将规定的真值写入存储器使其作为逻辑电路 进行动作，使得对规定的地址输入输出规定的数据。

另外，专利文献2公开了一种与半导体器件有关的技术，其将真 值表数据写入SRAM(Static Random Access Memory)等存储器，以地 址为输入、以输出为输出值，由此作为逻辑电路进行动作。

专利文献1：日本特开2003-149300号公报

专利文献2：日本特开2003-224468号公报

发明内容

但是，专利文献1的半导体器件存在在改写存储器的真值的情况 下必须重新连接配线的问题。

另外，专利文献2的半导体器件中，将汇集了多个存储规定量的 数据的存储单元的存储单元块排列成阵列状，来自一个存储单元块的 数据只输出到相邻的四个存储单元块中的两个(例如上下左右中的右 和下)，因此，难以作为使数据反馈(返回到原来的存储单元块)的逻 辑电路进动作。

因此，本发明是鉴于上述问题点而做出的，其目的在于提供一种 半导体器件，是作为逻辑电路动作的存储器，即使改写存储器的真值 也不需要重新连接配线，且能够使数据反馈。

为了解决上述课题，本发明的半导体器件具有多个存储单元块， 该存储单元块包括多个存储规定量的数据的存储单元。各个存储单元 块被构成为，输入数和输出数为4以上，内部包括对于存储单元的读 出地址译码器、和向外部输出时对电压进行放大的读出放大器，将用 于对规定的地址输入输出所期望的逻辑值的真值表数据存储在存储单 元，使得作为逻辑电路动作。存储单元与读出地址译码器对应地具有 读出字线，在对其读出字线施加有电压的情况下，此时所保持的数据 从读出数据线读出。存储单元块彼此连接成，将来自一个存储单元块 的4个以上的输出经由读出放大器输入到其它的4个以上的存储单元 块。

根据本发明，能够提供一种半导体器件，是作为逻辑电路动作的 存储器，即使改写存储器的真值也不需要重新连接配线，且能够使数 据反馈。

附图说明

图1是半导体器件和信息处理装置的结构图。

图2是构成图1的半导体器件的存储元件即存储单元的结构图。

图3是存储单元块的结构图。

图4是表示半导体器件中的读出口的连接状况的图。

图5是半导体器件的内部构造图。

图6是3位加法器的结构例。

图7的(a)是存储单元块300的简略图，(b)是存储在存储单元 块300d、300e及300f的真值表。

图的8(a)是存储单元块300的简略图，(b)是存储在存储单元 块300g、300j、300k及300l的真值表。

图的9(a)是存储单元块300的简略图，(b)是存储在存储单元 块300h及300i的真值表。

图10A是表示n值为“2”的情况下的存储单元块结构例的图。

图10B是表示n值为“2”的情况下的半导体器件110结构例的图。

图11A是表示n值为“3”的情况下的存储单元块结构例的图。

图11B是表示n值为“3”的情况下的存储单元块结构例的图。

图11C是表示n值为“3”的情况下的半导体器件110结构例的图。