[发明专利]具有亚光刻宽度的端面的半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体器件，并且特别地涉及具有亚光刻宽度的端面(facet)的互补金属氧化物半导体(CMOS)晶体管。

背景技术

半导体场效应晶体管的性能依赖于其上通过少数沟道载流子的迁移而构建晶体管沟道的晶体表面取向。例如，硅中的电子迁移率对于{100}表面取向最高并且对于{110}表面取向最低，而单晶硅中的空穴迁移率对于{110}表面取向最高并且对于{100}表面取向最低。

针对PFET器件和NFET器件使用不同晶面来增强整体电路的性能是现有技术中已知的。这类在行业中被称为“混合取向技术(HOT)”的技术提供了在同一衬底的不同晶面上制造PFET器件和NFET器件的方法。

在一种方法中，使用晶片键合以及随后的半导体材料的外延生长来提供具有不同表面取向的半导体表面。作为一个这样的示例，Bryant等人的美国专利No.7,102,166 B1公开了这样的方法：其中将具有不同晶片表面取向的两个晶片键合在一起，用以提供表面上具有不同晶面的结构。键合步骤之后是硅外延，用来创建具有两个不同表面取向的平坦晶片表面。作为第二个这样的示例，Ieong等人的美国专利申请公开No.US2006/0194421 A1公开了类似的方法，其中将键合晶片上的图形向下刻蚀至掩埋氧化物层的底部，然后以选择性外延再生长半导体材料，以形成与具有SOI部分的半导体表面共面并且与下面的衬底具有相同表面取向的半导体表面。这类方法的一般性缺点包括半导体外延生长过程中的缺陷产生，边界附近的高缺陷密度，以及工艺的复杂性和成本。

使用具有不同晶向的端面而不是半导体衬底原始表面的不同的方法在现有技术中是已知的。通常，在设置有原始半导体表面的半导体衬底上，对半导体表面的一部分进行构图并曝光，而将该半导体表面的其它部分用掩蔽层覆盖。通过使半导体表面的暴露部分经受各向异性刻蚀工艺来形成V型槽，其中在该各向异性刻蚀工艺中，沿着半导体材料的不同晶面具有不同刻蚀速率。在一个示例中，Weber等人在2005年的2005 Symposium on VLSI的文集156-157页上发表的“A Novel Locally Engineered(111)V-channel MOSFETArchitecture with Improved Drivability Characteristics for Low-Standbypower(LSTP)CMOS Applications”公开了一种晶体管结构，其中沟道形成于V型槽之内。电流沿着字母V形状中的路径在V型槽平面内流动，并且在沟道的中部电流取向改变。

例如由V型槽形成的晶体端面的形成受到一些限制，这些限制对MOSFET的性能产生不利的影响。特别地，具有V型槽的器件布局中的V型槽宽度的上限是光刻工具所能处理的最大景深，这是因为非常宽的V型槽将使得需要被光刻构图的栅极线垂直剖面产生非常大的变化。而且，在包含SOI衬底的情况下，V型槽的宽度大于掩埋氧化物(BOX)层上半导体材料厚度的大约两倍是不可能的，这是因为，由于BOX层上半导体层的有限厚度，产生V型槽的企图将在宽V型槽形成之前使BOX层暴露。由于后续光刻步骤的景深要求或是由于SOI衬底的顶部半导体层的有限厚度而将在V型槽上构建的器件宽度限制在所设置的界限之下，这严重限制了使用V型槽的MOSFET设计的布局。尽管可以通过连接多个在V型槽上构建的MOSFET来构建具有较宽器件宽度的MOSFET，但是这种布局需要相邻V型槽之间的STI区域，因而需要较大的半导体区域。

因此，需要在宽半导体区域上形成晶体端面的结构和方法。同时，需要限制V型槽垂直剖面变化。

此外，由于V型槽栅极表面上拐角的形成，半导体的V型槽拐角处的电场高于平坦半导体表面的电场。这导致了在V型槽上构建的MOSFET的双阈值电压，其中较低的阈值电压对应于V型槽的边缘部分，较高的阈值电压对应于V型槽的远离边缘的部分。这恶化了器件的开态电流(I_on)和关态电流(I_off)的比率。阈值电压的差异在根本上是由于晶体端面有限的宽度尺寸造成的。较窄的晶体端面会降低该效应。

因此，还需要降低晶体端面的宽度，使得来自V型槽不同部分的不同阈值电压的效应得以最小化。

发明内容

为了满足上述需要，本发明将光刻胶材料的亚光刻自对准的自组装与半导体材料的各向异性刻蚀结合使用，用以在半导体衬底上创建多个平行的浅V型槽，这些V型槽的端面具有不同的晶向。