[发明专利]用于大功率开关模式电压调节器的版图布局方法和装置

说明书

技术领域

本发明涉及模拟集成电路领域，更具体地说，本发明涉及开关模式电压调节器。 

背景技术

如今，如微处理器、存储器、图像处理器之类的电子器件需要更大的电流和更低的集成电路制作复杂度。同时，微型化和高效率也是影响集成电路成功的重要因素。开关模式电压调节器的传统制造工艺和版图布局设计已处于瓶颈阶段，不能满足上述要求。这是因为由于信号布线的复杂性和大电流和大功率的传送，大部分集成电路(IC)使用了双层或更多的金属层。 

图1A为一个开关模式电压调节器集成电路100A的示意图，开关模式电压调节器100A包含控制器120、上端金属氧化物半导体场效应管(MOSFET)开关140和下端金属氧化物半导体场效应管(MOSFET)开关160。图1B示出开关模式电压调节器100A的一种传统的版图布局100B，它包括三个由接合线连接在一起的分立的半导体裸片。开关模式电压调节器100A的版图布局100B包括控制器120、上端金属氧化物半导体场效应管(MOSFET)开关140和下端金属氧化物半导体场效应管(MOSFET)开关160。为了满足大电流和大功率需求，前述传统版图布局100B需要制作三种不同的裸片，其中每个裸片均需多个金属层。这直接导致高成本，并使电路在高频和大电流输出时性能变差。而且在开关频率高于500KHz时，接合线会因高互连电阻而产生寄生效应，使得开关电压调节器100A的性能降低。此外，如图1B所示的版图布局设计不能满足微型化的要求，很明显，三裸片平置的结构占用了很大的硅片面积。 

因此需要既能减少工艺步骤又能取得大电流和高效率的版图布局设计和电路结构，同时需要开关模式电压调节器集成电路占用最小的硅片面积。本发明的版图布局设计能满足上述的要求。 

发明内容

本发明的一个目的在于提供一种版图布局方法，使大功率开关模式电压调节器集成电路能输出大电流，取得高效率，并减少制作步骤。该版图布局方法包括：在半导体裸片上形成开关元件阵列，每个开关元件均包含多个具有最小导通电阻(R_DS(ON)，min)的分立晶体管；并在相同裸片上，形成多个栅极驱动电路，该裸片全部以单层金属工艺制成。每个栅极驱动电路均被设置成紧靠并专用于驱动仅一个开关元件，以降低栅极耦合阻容积。 

本发明的另一个目的在于提供一种大功率开关模式电压调节器输出级，该输出级包括：半导体倒装芯片，该倒装芯片包括具有最小导通电阻的开关元件阵列以及多个栅极驱动电路，其中每个栅极驱动电路位置紧靠并专用于驱动仅一个开关元件，以降低栅极耦合阻容积使得栅极耦合阻容达到最优；以及引线框结构，该引线框结构包含至少两个电气引脚，所述至少两个电气引脚耦接到形成交叉指状金属图案的梳齿状结构，在该交叉指状金属图案处与半导体倒装芯片相键合。 

本发明还有一个目的在于提供大功率开关模式电压调节器集成电路的芯片尺寸封装(CSP)，该芯片尺寸封装包括：半导体倒装芯片，该半导体倒装芯片包含具有最小导通电阻的开关元件阵列和多个栅极驱动电路，其中每个栅极驱动电路位置实质上紧靠并专用于驱动仅一个所述开关元件，以降低栅极耦合阻容积使得栅极耦合阻容达到最优；以及多个凸点下金属化(UBM)多层电源总线，该多个凸点下金属化多层电源总线设置成彼此平行并越过半导体倒装芯片的整个长度，多个凸点下金属化多层电源总线每个都由上面设置有互连球的厚金属层构成，并电耦接到开关元件阵列。 

附图说明

图1A是现有开关模式电压调节器集成电路的传统版图布局的示意图。 

图1B示出用于图1A中开关模式电压调节器集成电路的传统版图布局，该版图布局在同一封装内包括三个不同的半导体裸片。 

图2是根据本发明一个实施例的版图布局方法的工艺流程图，该方法使得开关模式电压调节器输出级能够承载大电流，实现低开关损耗，并克服图1B中传统版图布局的固有缺陷。 

图3示出根据本发明一个实施例的用于开关模式电压调节器输出级的版图布局，该版图布局利用图2中方法，并将开关分成上端开关元件阵列和下端开关元件阵列，并和栅极驱动电路集成于同一半导体裸片上，该裸片全部以单层金属工艺制成。 

图4示出根据本发明一个实施例的阵列中一示例性双扩散金属氧化物半导体(DMOS)开关元件的版图布局，该开关元件包括许多连续平行设置的分立DMOS晶体管。