[发明专利]多路径可访问半导体存储器设备及其邮箱访问控制方法

说明书

相关申请的交叉引用

本申请要求于2007年1月17日提交的韩国专利申请10-2007-0005158的优先权，为了在此充分阐述的全部目的，其内容通过完全引用合并到此。

技术领域

本发明总体构思涉及半导体存储器设备。更具体地说，本发明总体构思涉及一种具有邮箱区域的多路径可访问半导体存储器设备及其邮箱访问控制方法。

背景技术

通常，具有多个访问端口的半导体存储器设备被称为多端口存储器，具体地说，具有两个访问端口的存储器设备被称为双端口存储器。作为具有可按随机顺序访问的RAM端口和仅可按连续顺序访问的SAM端口的图像处理视频存储器，典型的双端口存储器为本领域所熟知。

或者，用于通过存储器单元阵列中的多个访问端口从共享存储器区域读取或写入到共享存储器区域的动态随机存取存储器在此被称为本发明总体构思中的多路径可访问半导体存储器设备，所述存储器单元阵列不具有SAM端口，而被构建为DRAM单元。

在近来的便携式电子系统(例如手持多媒体播放器或手持电话)或电子装置(例如PDA等)中，制造商已经生产了采用图1所示的多个处理器的多处理器系统的产品，以得到高速和平滑的操作。

参照图1，第一处理器10和第二处理器12通过连接线L10彼此连接。进一步地，NOR存储器14和DRAM 16通过所确定的总线B1-B3与第一处理器10耦合。DRAM 18和NAND存储器20通过所确定的总线B4-B6与第二处理器12耦合。第一处理器10可以具有执行通信信号的调制和解调的调制解调器功能。第二处理器12可以具有处理通信数据或游戏或执行娱乐等的应用功能。具有NOR结构的单元阵列的NOR存储器14以及具有NAND结构的单元阵列的NAND存储器20二者都是具有带有浮动门(floating gate)的晶体管存储器单元的非易失性存储器。这样的NOR存储器和NAND存储器适用于存储即使关断电源也不能移除的数据，例如手持装置的特定代码以及待保留的数据。DRAM 16和18运行为主存储器，用于处理器的数据处理。

然而，在图1所示的多处理器系统中，DRAM分别与每个处理器对应，并且每一DRAM均被分配给每个处理器，在此使用具有相对低的速度的UART、SPI、SRAM接口。因此，难以确保满意的数据传输速度，这导致了尺寸的复杂化，并增加了存储器的配置的费用。为此，提供图2所示的方案，以减少尺寸，并增加数据传输速度，以及减少DRAM的数量。

在图2中，一个DRAM 17通过总线B1和B2与第一处理器10和第二处理器12耦合。为了每一处理器10、12通过图2所示的多处理器系统中的两条路径访问一个DRAM 17，需要将两个端口连接到对应的总线B1和B2。然而，典型的DRAM具有单个端口。

因此，由于存储器存储体(memory bank)或端口的结构而难以将图2的多处理器系统应用于典型的DRAM。

于2003年5月15日公布的由Matter等人所发明的美国公开US2003/0093628公布了具有图3的配置的现有技术，其中，可以由多个处理器来访问共享存储器区域。

参照示出多处理器系统50的图3，存储器阵列35包括第一部分、第二部分和第三部分。进一步地，存储器阵列35的第一部分33仅通过端口37由第一处理器70来访问。第二部分31仅通过端口38由第二处理器80来访问。第三部分32由全部的第一处理器70和第二处理器80来访问。存储器阵列35的第一部分33和第二部分31的尺寸可以根据第一处理器70和第二处理器80的运算负荷而灵活地改变。可以用存储器类型或盘存储类型来实现存储器阵列35的类型。

为了实现由DRAM结构中的存储器阵列35内的第一处理器70和第二处理器80所共享的第三部分32，可以布置存储器阵列35的存储器区域和输入/输出读出放大器，并且可以适当地控制各个端口的读取/写入路径。

更进一步地，已经使用UART、SPI或SRAM来得到传统处理器(即调制解调器和应用处理器(或多媒体处理器))之间的通信。这样的接口导致速度受限，管脚数量增加等。具体地说，为了获得三维游戏或图像通信、HDPDA、WIBRO等中的平滑操作，应该增加调制解调器和处理器之间的数据流量，因此倾向于增加处理器之间的高速接口的需求。

在具有两个或更多处理器的多处理器系统中，需要一种适合的方案，其能够共享DRAM存储器单元阵列中所分配的共享存储器区域，并且同时解决由存储器外部的低速接口所导致的问题。参照图4对其进行描述。