[发明专利]静电放电引导电路

说明书

技术领域

本发明相关于一种静电放电引导电路，尤指用于一大尺寸开放式漏极电路的静电放电防护电路。

背景技术

在一般电路设计中，由于需要避免因为环境或人体静电对电路造成的伤害，通常会在电路中设置一个电路组，以使整个电路避免因为静电的伤害破坏或是减损电路的寿命。

这样的电路通常称为静电放电(ESD；ElectrostaticDischarge)防护电路，在已知技术中，考虑ESD电路设计通常有两种方法：

1.在电路中装设镇流电阻器(Ballast resistor)，可避免因为电路中的寄生(parasitic)NMOS，因为不正常的导通，因而降低静电保护的等级，在电路中装设镇流电阻器可改善NMOS不正常导通的问题。

2.在电源线间加上ESD箝制电路，以引导部份或全部的电流。请参阅图1，其为传统具有ESD箝制电路的输出电路电路图，如图1所示，输出电路1中包括ESD箝制电路11，连接于电压源VCC以及接地端12之间，输出电路1另外包括PMOS13，PMOS13的源极耦接于电压源VCC、漏极耦接于输出端16，以及NMOS14，NMOS14的源极耦接至接地端12，漏极耦接至输出单元16，寄生二极管15的阴极耦接于电压源VCC，输出单元16耦接于寄生二极管15的阳极。在PS模式(mode)时，因为ESD箝制电路可引导静电电流按照寄生二极管15、电压源VCC、ESD箝制电路11到接地端12的路线行走，因此可以避免静电对电路造成的破坏。

但是在大尺寸的输出电路应用上，普遍都有低通导电阻(RDS ON)的需求，但是镇流电阻器会使通导电阻升高，因此在参考通导电阻以及电路布局尺寸所反应出的成本，大尺寸输出电路中一般都是不加或只是加极小的镇流电阻器，因此寄生NPN非常容易有不一致导通的情形发生，而如果发生在大尺寸的ODNMOS(open drain NMOS)，则ESD的问题将会更加的严重，因为此时缺少寄生顺偏二极管使静电电流如图1所示按照寄生二极管、电压源、ESD箝制电路(power clamp)到接地端的路线行走，因而使静电电流必须流经NMOS。请参阅图2，其显示大尺寸ODNMOS(open drain NMOS)的输出电路图，如图2所示，输出电路2中，第一寄生电容21及第二寄生电容22用以提供分压来使第一NMOS23正常的导通，但在实际电路中，当进行静电放电时，会通过第一寄生电容21与寄生二极管25使电压源VCC被充电，如果电压源与接地端之间的电容比第一寄生电容21大，则电压源VCC只会被充电到一个不太高的电位，造成第一NMOS23的栅极电位不够高，使第一NMOS23通道导通的阻抗过高，因而降低了静电防护的表现，另外第二NMOS24如果处于导通的状态下，也会更进一步的将第一NMOS23的栅极电位拉低至接地端，使静电放电防护的表现更差。

发明内容

因此，本发明的目的之一，在于提供一种静电放电引导电路，其用于一输出电路，该输出电路包括：一电压源，用以提供一电压；一第一P型金属氧化物半导体，耦接至该电压源；一第一N型金属氧化物半导体，耦接至该P型金属氧化物半导体；一寄生二极管，耦接至该P型金属氧化物半导体；一第二N型金属氧化物半导体，耦接至该P型金属氧化物半导体的漏极；一第一寄生电容，耦接至该第二N型金属氧化物半导体；一第二寄生电容，耦接至该第一寄生电容与该第二N型金属氧化物半导体；以及一栅极电压提升电路，耦接至该第二N型金属氧化物半导体的栅极与源极，其中该栅极电压提升电路包括：一第三N型金属氧化物半导体；一第一电容耦接至该第三N型金属氧化物半导体的源极；一接地端；和一第一电阻耦接于该第一电容与该接地端。

本发明所述的静电放电引导电路，可以解决NMOS栅极电压过低以及不正常导通而降低静电放电防护表现等问题。

附图说明

图1为传统具有箝制ESD电路的输出电路电路图；

图2为显示大尺寸ODNMOS(open drain NMOS)的输出电路图；

图3显示本发明较佳实施例的静电放电引导电路电路图。

具体实施方式

请参阅图3，图3为本发明较佳实施例的静电放电引导电路电路图，如图3所示，静电放电引导电路3包括电压源VCC、电容31、第一PMOS32、第一NMOS35、寄生二极管34、第二NMOS36、第一寄生电容37、第二寄生电容38、栅极电压提升电路39、输出单元40和接地端41。