[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请基于2007年2月15日提出的日本专利申请No.2007-035044以及2007年6月27日提出的日本专利申请No.2007-168551，要求其优先权并且它的内容通过引入被并入本文。

技术领域

本发明涉及一种半导体器件及其制造方法，并且特别地涉及一种具有垂直场效应晶体管的半导体器件，以及制造该半导体器件的方法。

背景技术

已经提出了一种优于传统横向MOSFET的垂直功率MOSFET，作为MOSFET(金属氧化物半导体场效应晶体管)，其具有低导通电阻和高击穿电压。这种高击穿电压MOSFET的重要特性包括低导通电阻，以及高击穿电压。该导通电阻和击穿电压取决于漂移层的电阻率，其中该漂移层的功能就是缓和(relax)电场强度，并且在导通电阻与击穿电压之间存在折衷(trade-off)关系，如果通过增加漂移层中的杂质浓度来降低电阻率，则就能够降低该导通电阻，但是同时该击穿电压也会降低，因此，目前在保持很高的击穿电压的同时对于导通电阻的减低程度存在限制。

作为一项技术，其中导通电阻动态降低同时保持垂直MOSFET的高击穿电压特性，最近已经提出了所谓的超结结构。图7为具有超结结构的传统半导体器件的部分横截面图，其中示出了垂直MOSFET的单元结构。

半导体器件1包括N⁺半导体衬底32，在该半导体衬底32上形成的N型漂移区33，用于缓和电场强度，该N型漂移区33中形成的P型基极区34，在该P型基极区34中形成的N⁺型源极区35，在该P型基极区34和一部分N型漂移区33中形成的沟槽栅结构，该沟槽栅结构具有在沟槽中形成的栅绝缘薄膜6和栅电极7，在该沟槽栅结构上形成的绝缘薄膜8，在该绝缘薄膜8上形成的源电极9，源电极9与该N⁺型源极区35及P型基极区34电连接，在该N型漂移区33中以及两个相邻沟槽栅结构之间形成的P型柱状区40，以及在该半导体衬底32的背面上形成的漏电极11。通过在实际中使用的半导体器件，在半导体芯片的平面中周期地形成上述单元结构。

这里，该半导体衬底32，漂移区33，以及源极区35具有相同的导电类型(在这种情况下，N型)。进一步，该基极区34，以及柱状区40具有与N型相反的导电类型(在这种情况下，P型)。进一步，N型漂移区33以及P型柱状区40的各个掺杂剂剂量实质上被设置为彼此相同。

现在，将在下文中描述半导体器件1的操作。当偏压没有加在栅极与源极之间(MOSFET处于断开(OFF)状态)时，如果反向偏压被加在了漏极与源极之间，则耗尽层就会分别从在P型基极区34与N型漂移区33之间、以及P型柱状区40与N型漂移区33之间形成的两个PN结延伸，从而抑制了漏极与源极之间的泄漏电流。更具体地，P型柱状区40与N型漂移区33之间的界面在漏极与源极之间垂直延伸，因此该耗尽层从该界面横向延伸。

如果耗尽出现在图7中距离“d”的区域中，则该耗尽层就会与相邻的耗尽层链接，其中该相邻的耗尽层从相邻的P型柱状区40与N型漂移区33之间形成的相邻PN结延伸至彼此，使得该P型柱状区40与N型漂移区33整个遭受该耗尽(未示出)。结果，该半导体器件1的击穿电压不取决于该N型漂移区33的杂质浓度，但是却仅仅取决于该N型漂移区33的厚度。因此，通过采用超结结构，即使该N型漂移区33中的杂质浓度增加，也有可能降低该导通电阻，同时保持高击穿电压。进一步，由于可以根据该N型漂移区33的厚度来控制击穿电压，因此可以使得该半导体器件1的导通电阻及其击穿电压的组合多样化。

在专利文献1中，已经披露了一种具有超结结构的半导体器件，虽然该半导体器件表示与半导体器件1相比是横向MOSFET的例子。

如专利文件1中所示，通过具有该超结结构的半导体器件，在如下情况下就能够获得最高的击穿电压，即在N型漂移区中形成的相反导电类型(在这种情况下，P型)的区域的厚度被形成为与漂移区的厚度相等。为了实现上上述结构，已经提出了一种方法，用于在一个芯片平面中形成具有相互平行排列的P型区和N型区的超结结构，以便于以给定深度进行外延生长，如非专利文献1所述；以及一种方法，用于通过在形成穿透漂移层的深沟槽之后采用倾斜离子注入法来形成超结结构，如在相同文献中所述。

进一步，除了专利文献1和非专利文献1以外，与本发明相关的相关技术的文献还包括专利文献2-5。