[发明专利]无毛刺时钟切换电路

权利要求书

1.一种无毛刺时钟切换电路，该电路包括一级或多级切换电路以实现对两个或多个时钟信号的切换，其特征在于：每级切换电路包括第一、第二时钟检测模块及一时钟切换模块，第一、第二时钟检测模块分别用于检测两待切换时钟信号是否出现故障，时钟切换模块用于根据两时钟检测模块的时钟检测结果选择切换信号和时钟输出使能信号，以确保进行切换时，该电路输出正确的切换时钟信号；

所述时钟切换模块由第一及第二D触发器，双D触发器，第一、第二及第三与门，第一及第二锁存器，一或非门，一或门及第一、第二、第三选择器实现，其中，

时钟切换选择信号连接到第一D触发器(11)的D端、第一与门(21)的输入端、第一选择器(61)的第一输入端及第二选择器(62)的第一输入端；

第一待切换信号连接到第一D触发器(11)、双D触发器(13)、第一锁存器(31)的clk端、第二与门(22)的输入端及第一时钟检测模块(72)的输入端；其中接入第一锁存器(31)的是clk_0信号的反向信号；

第二待切换信号连接到第二D触发器(12)、第二锁存器(32)的clk端、第三与门的输入端以及第二时钟检测模块(71)的输入端；其中，接入第二锁存器的是clk_1信号的反向信号；

该第一D触发器(11)的Q端连接到第一选择器(61)的第二输入端，第一选择器(61)的选择端与第一时钟检测模块(72)的输出端连接，第一选择器(61)的输出端连接到第二D触发器(12)、双D触发器(13)的D端、或非门(4)的输入端及第三选择器(63)的第一输入端；其中接入第三选择器(63)的是第一选择器(61)输出端信号的反向信号，或非门(4)的另一输入端则与第二D触发器(12)的Q端相连，而其输出端则连接到第二锁存器(32)的D端，第三选择器(63)的第二输入端与第二锁存器(32)的Q端连接，其选择端与第二时钟检测模块(71)的输出端连接；

第一与门(21)的另一输入端与双D触发器(13)的Q端连接，其输出端则连接到第一锁存器(31)的D端，第一锁存器(31)的Q端接入第二选择器(62)的第二输入端；

第二与门(22)的另一输入端与第二选择器(62)的输出端连接，其输出端连接到或门(5)的输入端；

第三与门(23)的另一输入端与第三选择器(63)的输出端连接，其输出端连接到或门(5)的另一输入端；

该或门(5)的输出端是该时钟动态切换电路的输出端。

2.如权利要求1所述的电路，其特征在于：第一时钟检测模块若检测到第一待切换时钟信号正常跳变，第一选择器输出第一D触发器Q端的信号，否则第一选择器输出时钟切换选择信号。

3.如权利要求1所述的电路，其特征在于：第一时钟检测模块若检测到第一待切换时钟信号正常跳变，第二选择器输出第一锁存器Q端的信号，否则第二选择器输出时钟切换选择信号。

4.如权利要求1所述的电路，其特征在于：第二时钟检测模块若检测到第二待切换时钟信号正常跳变，第三选择器输出第二锁存器Q端的信号，否则第三选择器输出第一选择器输出信号的反向信号。

5.如权利要求1所述的电路，其特征在于：时钟检测模块输出结果为1表示被测时钟信号存在，输出结果为0表示被测时钟信号出现故障，第一、第二及第三选择器的第一输入端为0端，第二输入端为1端。

6.如权利要求1所述的电路，其特征在于：时钟检测模块输出结果为0表示被测时钟信号存在，输出结果为1表示被测时钟信号出现故障，第一、第二及第三选择器的第一输入端为1端，第二输入端为0端。

7.如权利要求1所述的电路，其特征在于：时钟检测模块由两个计数器、两个计数结构检测子模块及一个或非门实现，其中两计数器均接入一参考时钟信号，并分别接入正反两向被测时钟信号，两计数器的输出端分别连接两计数结果检测子模块，计数结果检测子模块的输出端连接至或非门，由或非门输出最终检测结果。

8.如权利要求7所述的电路，其特征在于：第一、第二时钟检测模块接入的参考时钟信号的频率是根据被检测的待切换时钟信号确定的。

9.如权利要求1至8中任一项所述的电路，其特征在于：该电路包括多级切换电路以实现多个待切换信号的切换，各级电路采用级联方式连接，前一级切换电路的输出时钟信号是本级切换电路的其中一个待切换时钟信号。