[发明专利]用于片上长线互连的差分接口电路

说明书

技术领域

本发明属于微电子技术领域，涉及集成电路，具体地说是一种差分接口电路，可用于集成电路设计中片上系统SoC的长线互连。

背景技术

随着集成电路制造工艺的不断提高，晶体管几何尺寸不断减小，单位面积上可以集成的晶体管数目不断增加，因此功耗日益成为集成电路设计的一个重要约束条件。片上长线互连的低摆幅低功耗差分接口电路属于低功耗CMOS片上系统SoC，对集成电路的整体性能有其重要的影响。特别是在CMOS工艺进入深亚微米阶段后，片上互连在延时、功耗和信号完整性等方面面临着严峻挑战，已成为阻碍集成电路性能提高的瓶颈之一。

集成电路的功耗主要由动态功耗、静态功耗、短路电流功耗和泄漏电流功耗组成。其中动态功耗占主要部分，电路某节点的动态功耗P_dynamic是该节点负载电容C_L、电源电压V_DD和该节点电压摆幅V_swing的函数，即：

P_dynamic＝α×C_L×f×V_DD×V_swing  (1)

其中，α为该信号的活跃度，f为电路的工作频率。从(1)式中可以看到，减小α、C_L、V_DD和V_swing都可以减小电路的动态功耗。

在集成电路进入深亚微米阶段后，互连的功耗占了动态功耗的相当比重，互连的功耗主要由两部分组成，一部分是互连线上的功耗，互连线产生的功耗可以用图1所示的π3等效电路模型来表示，在图1中，R_L为互连线的等效电阻，C_L为互连线的等效电容负载；另一部分是互连线上驱动器的功耗。

为了减小片上长的互连线的延时，目前工业界普遍采用如图2所示的插入中继器的结构，其中C_L为互连线等效负载电容，R_L为互连线等效负载电阻，In为中继器链的输入，Out为中继器链的输出。伴随着制造工艺的不断提高，这种结构由于增加了中继器，使片上互连的总功耗达到了芯片上总功耗的40％以上。

减小互连线功耗的主要方法是降低互连线上的电压摆幅V_swing，具体到电路技术就是设计低摆幅互连线接口电路，在接口电路的发送端将全摆幅信号转换成低摆幅信号，低摆幅信号通过互连线传输后，在接收端被恢复至全摆幅信号，如图3所示。在图3中，V_in为互连线接口电路全摆幅输入信号，V_out为互连线接口电路的全摆幅输出信号，该全摆幅信号通过互连线一端的发送器变成低摆幅信号在互连线上传输，并在互连线的另一端通过接收器将低摆幅信号恢复至全摆幅信号。

对比技术1，电平转换电路CLC。

Zhang Hui等人在文献Zhang H.et al.Low-swing on-chip signaling techniques：effectiveness and robustness.IEEE Transactions On Very Large Scale Integration(VLSI)Systems，June2000，Vol.8，No.3：264-272中提出的电平转换电路CLC，如图4所示。在图4中，V_in为互连线接口电路全摆幅输入信号，V_out与V_{out_b}为互连线接口电路全摆幅差分输出信号，VDD为电源电压，V_ref为引入的参考电压，C_L为互连线等效负载电容，R_L为互连线等效负载电阻。该CLC接口电路需要一个额外的参考电压V_ref驱动互连线，其参考电压V_ref要小于电源电压，使互连线上的电压摆幅为0到参考电压。这种电路由于采用单根互连线，因而抵抗噪声性能比较差；同时由于互连线的信号摆幅不能小于MOS管的阈值电压，否则接收器中的反相器将不会正常工作，所以限制了互连线上信号摆幅降低的程度。

对比技术2，差分低摆幅接口电路DIFF。