[发明专利]画素布局结构及其制造方法

说明书

技术领域

本发明主要涉及有关一种在阵列(Array)制程中检测非晶矽残留缺陷(A-Si Residue Defect)之技术，尤其是指一种画素布局结构及其制造方法。

背景技术

在液晶显示器(LCD)制程中，系经由前段的阵列(Array)制程、组立(Cell)制程，以及后段之模组(Module)制程等，才完成整个显示器之制；其中，在阵列(Array)制程中，至少包括有闸极电极(GateElectrode，GE)形成、半导体电极(Semiconductor Electrode，SE)形成、源极电极(Source Drain electrode，SD)形成、接触通道(ContactHold，CH)形成以及画素电极(Pixel Electrode，PE)形成等五道阶段，且每道阶段使用之光罩都须经过成膜、微影、蚀刻、剥膜等制程，反覆5次才能形成薄膜电晶体基板；

目前为止，已知的薄膜液晶显示器构造系由一非晶矽层结构所组成的薄膜电晶体(TFT元件开关)、储存电容(Cst)及透明导电电极(ITO或IZO)，利用上、下基板提供一电压差去驱动液晶而产生旋光效果，藉由此电压耦合而提供液晶开启角度，再配合上基板彩色滤光片，提供矩阵式的光源三元素红绿蓝，经扫描线(Gate Line)与资料线(Data Line)搭配控制，使画素配光产生单点色彩，而巨集延伸到平面显示彩色效果；当画素存在缺陷时，上下基板已无法保持电压值去驱动液晶旋光，使画素在平面显示器上呈现出无法控制的亮暗点分怖，甚至是灰点，因而降低液晶显示器的显像品质，是故在出厂前都会先经过电性测试后才能出货；

然，阵列自动测试机(Array Tester)主要是着重于主动区域(Active Area)的电气特性，用以发现制造过程所产生的各种缺陷，就阵列测试而言，非晶矽残留系指非晶矽层因制程因素所造成之画素缺陷，例如，非晶矽沉积前异物、非晶矽显影不良及非晶矽蚀刻残留等，此为影响阵列制程良率之最大瓶颈，当画素发生非晶矽残留10并重叠到资料线(dataline)12时，(如图1A及图1B所示)分析其画素电路，(同时参照图1C所示)每一画素包含一电晶体TFT、一储存电容Cst及一寄生电容Cgd，且因存在有非晶矽残留10，故亦具有一非晶矽残留重叠电容CAS-ITO，由此可以发现画素因非晶矽残留10所造成的下降电压(VAS-Residue)，是与非晶矽残留10面积大小(其与CAS-ITO有关)和资料线12供应的电压差(VData)成正比关系；

而在正常测试条件下，测试能力可依非晶矽残留面积大至小而大幅度递减，若残留面积大于画素区域的1/3，其被检测出来的机会为95％；若残留面积小于画素区域的1/3且大于其1/24，其被检测出来的机会则为70～95％；若残留面积小于画素区域的1/24，则被检测出来的机会则降到50％以下；对测试能力而言，若非晶矽残留面积小于画素区域的1/3的画素缺陷，在阵列制程检测中，就不易被检出，使得原本在阵列制程有机会将其画素残留缺陷修复至正常点，却因漏检漏修而流向后续制程，导致此画素只能在组立制程修补成暗点，甚至是流至后段模组制程成为亮点缺陷。

若非晶矽残留画素缺陷在阵列制程段漏检漏修，而在组立制程段被检出时，会造成组立修补以及卡匣(cassstte)传送负载；若非晶矽残留画素缺陷在阵列与组立制程段漏检漏修，而在模组制程段被检出时，这些面板会因非晶矽残留画素缺陷所形成之亮点，因其无法修补，导致面板降阶(downgrade)出货而增加面板降阶之风险；甚至，在阵列、组立与模组制程段中皆漏检漏修，而出货给客户端，将造成产品控管遭受质疑，更会造成面板品质控管的不稳定性。

发明内容

本发明之主要目的在于，提供一种画素布局结构及其制造方法，其系采用面板设计布局方式，增加虚设非晶矽层(A-Si dummy layer)的设计，使其在现有的测试条件下，当画素存在有非晶矽残留时，藉以提高其电容耦合效应及电子传导效应，进而检出形成画素缺陷。

本发明之另一目的在于，提供一种画素布局结构，其系可有效提高阵列自动测试机检出发生非晶矽残留之画素缺陷，以提高产品良率，并增加面板品质控管的稳定性。

本发明之再一目的在于，提供一种画素布局结构，其系可降低后续组立段修补之负载，并可避免面板因亮点而降等售出，可据此增加营收，更可减少亮点退货之问题。