[发明专利]可编程逻辑器件快速逻辑块映射方法

说明书

技术领域

本发明属于电子技术领域(Electronic Design Automation，EDA)，具体涉及一种可编程逻辑器件(FPGA)结构的软件设计及实现方法。

技术背景

FPGA设计包括其芯片结构设计和配套软件系统设计两大部分，其中软件系统设计必须与芯片硬件结构相匹配。一套高效的CAD系统是使用FPGA的必要条件。在传统的FPGA设计中，不同的硬件结构往往配以不同的软件算法：如专用映射算法lut2xc3k用以处理XILINX XC3000 FPGA可编程逻辑块PLB(Programming Logic Block)，专用映射算法lut2xc4k用以处理XILINX XC4000 FPGA可编程逻辑单元，这两种专用算法被集成在一个称为RASP(Rapid System Prototyping)系统中^【1】。这种不同的硬件结构配以不同的专用映射算法的实现策略带来的直接好处是可以得到比较好的性能，但因可重用性差，往往造成软件系统的设计周期长、开发成本昂贵，严重制约着FPGA新器件的上市时间。另一方面，随着FPGA应用的不断深入以及CMOS工艺技术的不断进步，主流FPGA可编程逻辑单元可实现的逻辑功能越来越完备，各种高性能、高容量的FPGA器件结构不断涌现。图1是传统的XC4000系列可编程逻辑结构，图2是Spartan II系列可编程逻辑单元结构。图1和图2比较不难发现，Spartan II系列器件不但包含了XC4000系列所包含的LUT、DFF、MUX和快速进位链等常规元件，而且还含F5MUX，AND门和XOR门等为实现特殊功能而增加的元件，包含的电路元件种类增多、可实现的组合和时序逻辑功能更加丰富，相应地对算法设计提出了更高的要求。之前针对于特定结构的专用逻辑单元映射工具^【2】已不能适应现在新型的硬件结构。基于数学中图模式匹配的概念，提出了一种对含LUT、DFF、MUX和快速进位链的FPGA可编程逻辑单元都能有较好适应性的映射算法FDUMAP^【3】，从而在算法通用性方面取得了一定的突破。但存在的问题是，随着逻辑单元基本功能元件种类的增加，该算法的复杂度成指数规律增加，在运行时间上是不可接受的。另外，该算法在性能上也无法与专用映射算法相比拟。

发明内容

本发明的目的在于提出一种能够提高逻辑块映射性能，极大地缩短映射模块的运行时间的FPGA结构的高性能快速逻辑块映射方法。

基于上述的发明目的，本发明提出匹配度的概念，以提高逻辑块映射的性能；并采用对电路进行分层，即将时序电路部分和组合电路部分分开处理的方法，以提高映射的速度。

本发明针对现代主流FPGA逻辑单元结构特征进行了共性分析^【4，5】，提取出具有共性的元件，如：LUT、DFF、MUX，F5MUX，AND门和XOR门，提出的映射方法不但能处理含LUT、DFF、MUX和快速进位链的逻辑单元，而且还能处理现代FPGA逻辑单元中经常出现的、专门为实现特殊电路功能的元件如F5MUX，AND门和XOR门等，因而具有更广泛的适应性，能很好地处理现代FPGA逻辑单元的结构特征，并且适用于任意规模，包含任意种元件类型的新型芯片结构。为了降低算法的复杂度，本文提出了对可编程逻辑单元分层、分类的映射思想；为了提高逻辑单元的映射效率，在映射过程中引入了匹配度系数，从而在算法的复杂度和性能方面得到了大幅度的提高，使映射模块的运行时间大大缩短。

子图同构^【6，7】是一个经典的数学问题，就是在一个给定的目标图中，找出另一个样本图同构的像。该问题是NP完全问题，若目标图中的顶点个数是m，样本图中的顶点个数是n(m＞n)，则试验次数的最坏情况是O(mⁿ)。由此可见，要降低子图同构算法的复杂度，有两个途径：一是减少样本图中的顶点个数；二是减少目标图中的顶点个数。在提高性能方面，这里采用一个目标函数，来记录用户电路的某些部分和一个功能电路的匹配度，找到整个用户电路的最大的匹配度时用可编程逻辑单元块PLB将用户电路进行替换。

A)降低复杂度方法

下面将针对降低子图同构算法复杂度的两个方面——减少样本图和目标图中顶点个数进行改进。

(1)减少样本图的顶点个数