[发明专利]薄膜晶体管阵列基板及其制作方法

说明书

技术领域

本发明涉及一种液晶显示装置及其制造方法，特别是涉及一种降低配线信号延迟的薄膜晶体管阵列基板及其制作方法。

背景技术

液晶显示器(LCD)是目前被广泛使用的一种平面显示器，跟其他显示方式相比，具有低功耗、外型薄、重量轻、无辐射等优点。一般而言，LCD包括有薄膜晶体管(TFT)阵列下基板、彩膜(CF)上基板及填充在上下基板之间的液晶层。阵列下基板上的显示区域包含多个子像素区域，每个子像素区域一般为两条栅极线(gate line，又称扫描线)与两条数据线(data line)交叉所形成的矩形或者其他形状区域，其内设置有薄膜晶体管以及像素电极，薄膜晶体管充当开关元件；彩膜上基板上的共通电极与阵列下基板上的像素电极之间的电场强度调制着液晶分子的偏转方向。

由于配线本身存在的电阻，以及该层配线和阵列下基板其它导电层间的电容、该层配线与彩膜上基板上的共通电极之间形成的电容，使得配线存在RC延迟。随着液晶显示面板尺寸的增加及分辨率的提高，LCD的配线，包括数据线、栅极线、修复线等的RC延迟也会随之增大。而过大的RC延迟会影响液晶显示器的亮度、对比度等，从而降低显示品质。如在栅极线打开TFT开关以及数据线对像素充电的过程中，栅极线上的RC延迟会影响TFT的开关特性，数据线上的RC延迟则会影响加在液晶层上的信号电压，从而影响显示特性。

图1示出一种TFT-LCD的子像素示意图。阵列基板100上的导电层有3层，分别是Gate层、D层和ITO层，其中Gate层形成栅线101、TFT的栅极106以及共用电极线102，D层(图中黑色斜线的部分)形成数据线103、TFT的源极104和漏极105，而ITO层形成像素电极107。各导电层之间有绝缘层(图中未画出)。栅信号加到栅极106上，用来打开或关闭TFT；当TFT打开时，数据信号通过数据线的漏极105传输到源极104。源极104通过接触孔108和像素电极107连接。阵列基板100和彩膜基板(图中未画出)之间是液晶层，像素电极和彩膜基板上的ITO层之间形成液晶电容Clc，液晶电容上的电压用来控制液晶分子的旋转方向；像素电极和共用电极线之间形成存储电容Cst，用来辅助保持液晶电容上的电压。左右相邻像素共用一根栅线101，上下相邻像素共用一根数据线103。

图2示出另一种子像素结构，其中TFT的源极204、漏极205的结构与图1略有不同，且是以栅线101作为TFT的栅极。

在上述两种子像素结构中，计算栅线和数据线之间的电容时除了要考虑栅线和数据线交叉部分形成的电容外，还要考虑TFT的漏极和栅线之间的电容。

目前通常采用如下几种方法来降低配线RC延迟：

第一种方法是采用低电阻率的配线材料。在中国申请专利CN200380103627.X中，公开了一种使用更低电阻率的铜合金作为配线材料的方法。虽然采用铜或者铜合金作为配线材料能够降低配线电阻R，从而降低配线上的信号延迟，但是目前还不能进行量产，实用性较差。

第二种方法是增加配线的宽度及厚度以降低配线的电阻，从而降低配线的信号延迟，但是增加配线宽度会使阵列下基板的开口率降低，同时和其它层之间的电容也会增大，对降低RC延迟的效果有限；另外，增加配线厚度还会增加靶材的使用量，影响产率(throughput)，还会增加产品点缺陷、线缺陷的发生率。

第三种方法是减少配线层和阵列下基板其它导电层之间的交叠面积。采用自对准工艺(Self-Alignment Process)能够降低阵列下基板上各层配线之间的电容，从而减小配线的RC延迟。但是考虑到目前的工艺能力，这种方法降低配线RC延迟的能力也有限。

发明内容

本发明所要解决的技术问题是提供一种能够降低栅线和数据线信号延迟的薄膜晶体管阵列基板。

本发明为解决上述技术问题而采用的技术方案是提供一种薄膜晶体管阵列基板，包括一基板、多条栅线和数据线以及多个像素结构。这些栅线与数据线，配置于基板上，且栅线与数据线相交以定义多个像素区域。多个像素结构配置于基板上的各像素区域中，其中各像素结构包括一薄膜晶体管和一像素电极，该薄膜晶体管的源极通过接触孔电性连接所述像素电极，该薄膜晶体管的漏极位于栅线与数据线的交叉部。