[发明专利]基于多端口存储电路的多端口交换路由电路架构

说明书

技术领域(正文内容)

本发明用于交换路由电路，主要用于切换多端口链路层(MAC)之间的数据流。提出了一种基于多端口存储电路的硬件设计。

背景技术(正文内容)

在多端口换路由电路中，随着数据流速(从100MB/S到10GB/S)的指数成长和端口数(从4到64以上)的几何成长，数据的吞吐量成超指数增长，带来了对多端口交换路由电路架构的严重挑战。

典型的多端口交换路由电路架构见附图(1)，其基本原理为所有端口的MAC单元挂在同一高速数据总线上，而此高速数据总线受一总线仲裁器的控制。当输入MAC的数据包到来时，系统主控制器拆出包的前缀(HEADER)，捋其信息送往地址检索表，而酬载(PAYLOAD)则送往总线缓冲存储区。检索表的结果再反馈给系统主控制器，后者指挥数据总线仲裁器，通过高速数据总线完成把输入MAC的数据送往输出MAC

这种架构的主要缺陷是：

1)总线吞吐量巨大，如果端口多，只能用时分法解决，总线带宽限制了高速性能，而高总线带宽则大大地提高了设计难度

2)首先受总线带宽限制，同时仲裁也更复杂，总线利用率降低，进一步限制了高速性能

3)滞后(LATENCY)严重

4)缓冲存储大，增加成本

发明内容(正文内容)

本发明是一种基于多端口存储电路的特制交换路由电路硬件设计架构。它的主要特点是

-以多端口存储电路为核心切换机制

-各端口的MAC单元直接与多端口存储单元电路的读写开关(PASSGATE)连接

-MAC之间的数据通路经过多端口存储电路，完成“点到点”搬运，不拥挤在一条总线上

具体工作原理如下：

MAC单元与多端口存储单元电路的读写开关()连接，每个MAC对应一路当输入MAC的数据包到来时，系统主控制器拆出包的前缀(HEADER)，捋其信息送往地址检索表，而酬载(PAYLOAD)部分则直接存入多端口存储电路。检索表的结果反馈给系统主控制器，后者发指给仲裁器，仲裁器再经过地址解码器，打开符合检索结果的读写开关()从而直接把来自输入MAC的数据送往输出MAC。

附图说明(正文内容)

图(1)为传统多端口交换路由芯片示意图。

A是端口的PHY(或芯片IO)

B是端口的MAC

C芯片的系统控制器

D是数据缓冲存储器

E是地址检索表(典型的是片内或片外CAM)

F是数据总线仲裁器

G是高速数据总线。

图(2)为本发明之核心的多端口存储器单元

A是记忆单元

B是WORDLINE(字节物理地址)

C是读写开关(PASSGATE)

D/E是BITLINE(读写数据线)

注意这只是最基本的架构，存储器单元可以根据设计要求进行晶体管级的优化，这里给出的电路只是为了便于说明图(3)中的存储器单元。

图(3)为采用本发明之架构的多端口交换路由芯片示意图。

A是端口的PHY(或芯片IO)

B是端口的MAC

C芯片的系统控制器

D是多端口存储器单元阵列

E是地址检索表(典型的是片内或片外CAM)

具体实施方式(正文内容)

多端口存储单元可以用传统的多端口SRAM设计方法实现，其中最典型的方法在附图(2)中以给出。进一步优化的晶体管级单元电路设计捋另行发布。

考虑到端口多的条件下每路端口读写共四个PASSGATE可能成本太高，可以采用非对称方式，而读出感应可以用差分或非差分方式实现。为提高读出速度，可以在单元电路中增加读缓冲/驱动的做法。