[发明专利]形成具有铜互连的导电凸块的方法和系统

说明书

技术领域

本发明涉及集成电路和制造半导体器件的方法。更具体地，本发明提供用于形成具有铜互连的导电凸块的方法和系统。仅仅作为举例，本发明已经应用于制造具有一个或多个铜互连的集成电路的倒装芯片无引线凸块(lead free bumping)的方法。但是，应认识到本发明具有更宽广的应用范围。

背景技术

集成电路(IC)已经从在硅单片上制造的少量互连器件发展到几百万个器件。目前的IC提供远远超过原来设想的性能和复杂性。为了实现在复杂性和电路密度(即，能封装到给定芯片面积上的器件数目)方面的改进，最小器件特征的尺寸(亦称器件几何尺寸)已经随每代IC变得越来越小。现在制造的半导体器件具有宽度小于1/4微米的特征。

增加电路密度不仅提高IC的复杂性和性能，而且为消费者提供更低成本的部件。IC制造厂可花费数亿甚至数十亿美元。每个制造厂将具有一定的晶片生产能力，而每个晶片将在其上具有一定数目的IC。因此，通过使IC的单个器件越小，在每个晶片上可以制造的器件就越多，从而增加制造厂的产量。使器件更小非常具有挑战性，这是因为IC制造中使用的每项工艺都具有限制。亦即，给定工艺通常仅能加工小至一定的特征尺寸，然后需要改变工艺或器件布图。用于增加IC中的封装密度的一个例子是，在集成电路中铜/低-k电介质材料已经快速替代了常规的铝合金/SiO₂基互连，以减少用于具有低能耗和低成本的更快器件的互连延迟。

目前对于铜互连芯片，仍广泛地使用铝合金焊盘。铝合金焊盘作为互连方法易于引线接合，并且铝焊盘可具有熔断功能。然而，使用铝焊盘的缺点在于与铜相比的高电阻、需要附加掩模来图案化接合焊盘以克服铝化学机械平坦化(CMP)工艺中的困难、和难以控制铝和铜之间的交叉污染。

由上可知，需要用于加工半导体器件的改进技术。

发明内容

本发明涉及集成电路和制造半导体器件的方法。更具体地，本发明提供用于形成具有铜互连的导电凸块的方法和系统。仅仅作为举例，本发明已经应用于制造具有一个或多个铜互连的集成电路的倒装芯片无引线凸块(lead free bumping)的方法。但是，应认识到本发明具有更宽广的应用范围。

根据本发明的一个实施方案，提供一种制备具有一个或多个铜互连的集成电路系统的方法，所述一个或多个铜互连与衬底导电连接。所述方法包括沉积和图案化第一介电层以形成第一通孔，并用铜材料填充通过第一介电层的第一通孔。所述方法还包括沉积和图案化与第一介电层接触的第二介电层以形成第二通孔以及形成扩散阻挡层。扩散阻挡层至少部分填充通过第二介电层的第二通孔。扩散阻挡层的至少第一部分与铜材料直接接触，并且扩散阻挡层的至少第二部分与第二介电层直接接触。此外，所述方法包括在扩散阻挡层上沉积和图案化光刻胶层，以及用金材料至少部分填充第二通孔。金材料通过扩散阻挡层与铜材料导电连接。所述方法还包括移除未覆盖金材料的光刻胶和扩散阻挡层。另外，所述方法包括使金材料与衬底导电连接。

根据本发明的另一个实施方案，提供一种具有一个或多个铜互连的集成电路系统。所述一个或多个铜互连与衬底导电接触。所述集成电路系统包括第一介电层、和填充穿过第一介电层的第一通孔的铜材料。另外，所述集成电路系统包括与第一介电层接触的第二介电层、和扩散阻挡层。扩散阻挡层至少部分填充穿过第二介电层的第二通孔。扩散阻挡层的至少第一部分与铜材料直接接触，并且扩散阻挡层的至少第二部分与第二介电层直接接触。此外，所述集成电路系统包括至少部分填充第二通孔的金材料。金材料通过扩散阻挡层与铜材料导电连接，并且与衬底导电连接。

通过本发明实现了相对于常规方法的许多优点。例如，在无引线倒装芯片金凸块工艺中，本发明的技术利用金凸块代替铝线接合。在另一个例子中，本发明的技术提供用于金凸块工艺的全铜互连，整个工艺不使用Al材料。本发明的一些实施方案提供具有一个或多个铜互连且不含Al材料的集成电路系统。本发明的某些实施方案提供与常规工艺技术相容的方法。此外，本方法不需要用于图案化铜接合焊盘的附加掩模。本发明的一些实施方案利用铜CMP工艺自动图案化铜接合焊盘。本发明的某些实施方案降低了铝和铜之间交叉污染的可能性。本发明的一些实施方案提高了整个芯片的速度。基于实施方案，可以实现这些优点中的一个或多个。在本发明的整个说明书中特别是下文中将更详细地记载这些及其它优点。

参考详细说明和以下附图可以更完全地理解本发明的各种另外的目的、特征和优点。

附图说明

图1是具有铜互连的常规集成电路系统的简图。