[发明专利]基于全数字锁相环的去抖电路

说明书

技术领域

本发明涉及一种数字通信领域同步数字系列(SDH，Synchronous Digital Hierarchy)传输网或者准同步数字系列(PDH，Plesiochronous Digital Hierarch)传输网以及TDM Over Ethernet应用中E1支路时钟 恢复抖动衰减装置，具体涉及一种基于全数字锁相环的去抖电路。

背景技术

SDH传输网中指针调整技术和PDH传输网中码速调整技术带来的很大 的低频相位抖动，这给SDH系统或PDH系统中E1支路时钟恢复带来很大 的麻烦，平滑锁相环就是针对E1支路接口时钟去抖的装置。目前解决办 法多用模拟锁相环，如美国专利US4941156，就是用模拟锁相环实现的， 缺点不易数字集成，抗干扰性能比较差。又如中国发明专利说明书 CN1409490A(公告日2003年4月9日)公开了一种基于数字锁相环的去 抖电路，可用普通数字锁相环和大FIFO实现去抖功能，但该方法并没有 解决极窄的环路带宽和宽的频率牵引带宽之间的矛盾。在上述方案中，小 的低频抖动和小的频差能够利用大FIFO和锁相环得到解决，对于大的频 差很容易引起FIFO溢出或读空，它的处理方法是FIFO的读时钟连续加快 或减慢，这时的抖动必然≥0.3UI，导致不满足基于2048Kb/s体系的数字 网络中抖动和漂动控制标准(ITU-T G.823)和(ITU-T G.742)中，要求 抖动＜0.25UI的指标。

数字锁相环是一个闭环反馈相位控制系统，锁相环的英文全称是 Digital Phase-Locked Loop，简称DPLL。电路包含：鉴相器、数字滤波 器及数控振荡器这三个基本部件，功能是使得电路上的时钟和某一外部时 钟的相位同步。其原理框图如图1所示，具体包括如下步骤：1.数控振 荡器的输出是可控分频信号；2.和基准信号同时输入鉴相器；3.鉴相器 通过比较上述两个信号的相位差，然后输出一个相差信号；4.数字滤波 器采样相差信号输出调整脉冲；5.控制数控振荡器，使它的相位改变； 6.这样经过一个很短的时间，数控振荡器的输出就会稳定于某一期望值。 锁相环在锁定的状态下，输出信号的频率与输入信号的频率相等，相位差 保持固定差值，即输入信号相位被锁定，这就是锁相环名称的由来。

发明内容

本发明所要解决的技术问题是提供一种基于全数字锁相环的去抖电 路，它可以解决极窄的环路带宽和宽的频率牵引带宽之间的矛盾，对于大 的频差也有很好的去抖性能。

为了解决上述技术问题，本发明的基于全数字锁相环的去抖电路， 包括数字锁相环路一和数字锁相环路二构成的一个二阶锁相环路，数字锁 相环路一的输出端与数字锁相环路二的输入端连接，数字锁相环路二的输 出端与数字锁相环路一的输入端连接；形成一个理想的二阶锁相环路，其 传递函数为：

H(S)＝(2ζω_nS+ω_n²)/(S²+2ζω_nS+ω_n²)，

其中，H(S)为二阶锁相环路的S域传递函数，ζ为阻尼系数，ω_n为自然振荡频率。

因为本发明用反馈、耦合构成一个理想二阶环路，在E1支路接收 时钟恢复上有很好的去抖性能，且全数字实现避免了模拟锁相环不好集成 的问题，同时又克服了极窄的环路带宽与宽的频率牵引带宽之间的矛盾。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细说明。

图1是基本的一阶数字锁相环的电路图；

图2是本发明的基于全数字锁相环的去抖电路；

图3是本发明的一种具体电路结构图；

图4是本发明的基于全数字锁相环的去抖电路的函数框图。

具体实施方式

如图2所示，本发明的基于全数字锁相环的去抖电路，包括数字锁 相环路一和数字锁相环路二构成的一个二阶锁相环路，数字锁相环路一的 输出端与数字锁相环路二的输入端连接，数字锁相环路二的输出端与数字 锁相环路一的输入端连接。这样的反馈、耦合构成一个理想二阶环路。