[发明专利]时间正交频分复用调制解调器

权利要求书

1.正交频分复用调制解调器，它包括辅助复/分接器(1)、中频放大器(4)、第一D/A变换器(5-1)至第二D/A变换器(5-2)、第一低通滤波器(6-1)至第二低通滤波器(6-2)、第一本振模块(7-1)至第二本振模块(7-2)、第一混频器(8-1)至第二混频器(8-2)、相加器(9)、带通滤波器(10)、电源(29)，其特征在于：还包括低中频调制器(2)、解调器(3)；

低中频调制器(2)包括串并变换模块(11)、第一延时模块(12-1)至第五延时模块(12-5)、第一差分编码模块(13-1)至第六差分编码模块(13-6)、第一基带成形模块(14-1)至第六基带成形模块(14-6)、第一组的第一相乘模块(15-1)至第一组的第六相乘模块(15-6)、第二组的第一相乘模块(16-1)至第二组的第六相乘模块(16-6)、第一相加模块(17-1)至第二相加模块(17-2)、分频模块(18)、单频信号产生模块(19)、移相模块(20)；

其中辅助复/分接器(1)的输入端口1、2、5、6分别与外部输入的信息码流A端口、符号时钟B端口，解调器(3)的输出端口3、4相连，其输出端口3、4分别与低中频调制器(2)输入端口1、2，输出端口7、8分别与外部输出的信息码流C端口、符号时钟D端口相连，辅助复/分接器(1)的输入端口1、2分别接收信息码流、符号时钟，输入端口5、6分别接收解调器(3)解调出的信息码流、符号时钟，输出端口3、4分别输出复分接后的信息码流、符号时钟至低中频调制器(2)，输出端口7、8分别输出分接后的信息码流、符号时钟；低中频调制器(2)输出端口3、4分别与第一D/A变换器(5-1)、第二D/A变换器(5-2)的各输入端口1相连，第一D/A变换器(5-1)至第二D/A变换器(5-2)的各输出端口2分别与第一低通滤波器(6-1)至第二低通滤波器(6-2)的各输入端口1相连，低中频调制器(2)将低中频调制信号分别输出至第一D/A变换器(5-1)至第二D/A变换器(5-2)进行数模变换，数模变换后的信号再进行低通滤波；第一混频器(8-1)至第二混频器(8-2)的各输入端口1、2分别与第一低通滤波器(6-1)至第二低通滤波器(6-2)的各输出端口2，第一本振模块(7-1)至第二本振模块(7-2)的各输出端口1相连，其输出端口3分别与相加器(9)的输入端口1、2相连，第一混频器(8-1)至第二混频器(8-2)分别将第一本振模块(7-1)至第二本振模块(7-2)输出的本振信号与低通滤波后的信号进行混频，混频后的信号输出至相加器(9)；带通滤波器(10)的输入端口1与相加器(9)的输出端口3相连，其输出端口2通过中频电缆与发信机输入端口E相连，带通滤波器(10)将相加器(9)输出的相加信号进行带通滤波后输出；中频放大器(4)的输入端口1通过中频电缆与收信机输出端口F相连，其输出端口2、3分别与解调器(3)的输入端口1、2连接，中频放大器(4)将输入的中频信号进行自动增益控制，控制后的信号再与两个不同频率的本振信号混频，混频后的两个信号分别输出至解调器(3)；电源(29)出端+V电压端与各部件相应电源端并接，提供各个部件需要的电源；

所述的低中频调制器(2)中的串并变换模块(11)输入端1脚与辅助复/分接器(1)输出端口3相连，其输出端2、3、4、5、6、7脚分别与第一差分编码模块(13-1)输入端1脚，第一延时模块(12-1)至第五延时模块(12-5)输入端1脚相连，第一延时模块(12-1)至第五延时模块(12-5)各输出端2脚分别与第二差分编码模块(13-2)至第六差分编码模块(13-6)各输入端1脚相连，串并变换模块将辅助复分接输出的串行码流进行串并变换后得到六路并行码流，第一路输出至第一差分编码模块(13-1)，第二路至第五路分别输出至第一延时模块(12-1)至第五延时模块(12-5)进行延时，延时后的码流分别输出至第二差分编码模块(13-2)至第六差分编码模块(13-6)，第一差分编码模块(13-1)至第六差分编码模块(13-6)分别将输入码流进行差分编码后输出至第一基带成形模块(14-1)至第六基带成形模块(14-6)；第一基带成形模块(14-1)至第六基带成形模块(14-6)各输入端1脚分别与第一差分编码模块(13-1)至第六差分编码模块(13-6)各输出端2脚相连，各输出端2、3脚分别与第一组的第一相乘模块(15-1)至第一组的第六相乘模块(15-6)各输入端1脚，第二组的第一相乘模块(16-1)至第二组的第六相乘模块(16-6)各输入端2脚相连，第一基带成形模块(14-1)至第六基带成形模块(14-6)分别将第一差分编码模块(13-1)至第六差分编码模块(13-6)输出的码流进行基带成形，基带成形信号分别输出至第一组的第一相乘模块(15-1)至第一组的第六相乘模块(15-6)、第二组的第一相乘模块(16-1)至第二组的第六相乘模块(16-6)；第一组的第一相乘模块(15-1)至第一组的第三相乘模块(15-3)各输入端2脚分别与单频信号产生模块(19)输出端1、2、3脚相连，各输出端3脚分别与第一相加模块(17-1)输入端1、3、5脚相连，第一组的第四相乘模块(15-4)至第一组的第六相乘模块(15-6)各输入端2脚分别与单频信号产生模块(19)输出端1、2、3脚相连，各输出端3脚分别与第二相加模块(17-2)输入端1、3、5脚相连，第一组的第一相乘模块(15-1)至第一组的第六相乘模块(15-6)分别将输入的载波信号与基带成形信号相乘，形成I路调制信号，I路调制信号分别输出至第一相加模块(17-1)与第二相加模块(17-2)；第二组的第一相乘模块(16-1)至第二组的第三相乘模块(16-3)各输入端1脚分别与移相模块(20)输出端4、5、6脚相连，各输出端3脚分别与第一相加模块(17-1)输入端2、4、6脚相连，第二组的第四相乘模块(16-4)至第二组的第六相乘模块(16-6)各输入端1脚分别与移相模块(20)输出端4、5、6脚相连，各输出端3脚分别与第二相加模块(17-2)输入端2、4、6脚相连，第二组的第一相乘模块(16-1)至第二组的第六相乘模块(16-6)分别将移相模块输出的载波与基带成形信号相乘，形成Q路调制信号，Q路调制信号分别输出至第一相加模块(17-1)与第二相加模块(17-2)；第一相加模块(17-1)至第二相加模块(17-2)各输出端7脚分别与第一D/A变换器(5-1)至第二D/A变换器(5-2)的各输入端口1相连，第一相加模块(17-1)至第二相加模块(17-2)分别将相加后的信号输出至第一D/A变换器(5-1)至第二D/A变换器(5-2)；分频模块(18)输入端1脚与辅助复/分接器(1)输出端口4相连，其输出端2脚与串并变换模块(11)输入端8脚相连，分频模块(18)将输入的符号时钟进行分频；移相模块(20)输入端1、2、3脚分别与单频信号产生模块(19)输出端1、2、3脚相连，移相模块(19)将单频信号分别进行移相；串并变换模块(11)、第一延时模块(12-1)至第五延时模块(12-5)、第一差分编码模块(13-1)至第六差分编码模块(13-6)、第一基带成形模块(14-1)至第六基带成形模块(14-6)、第一组的第一相乘模块(15-1)至第一组的第六相乘模块(15-6)、第二组的第一相乘模块(16-1)至第二组的第六相乘模块(16-6)、第一相加模块(17-1)至第二相加模块(17-2)、分频模块(18)、单频信号产生模块(19)、移相模块(20)各输入端9脚与电源(29)出端+V电压端连接，各输入端10脚与接地端连接，电源提供各个模块的工作电压，地端将各个模块接地端。

2.根据权利要求1所述的正交频分复用调制解调器，其特征在于：解调器(3)包括第一A/D变换器(21-1)至第二A/D变换器(21-2)、第一数字下变频模块(22-1)至第六数字下变频模块(22-6)、第一相干检测模块(23-1)至第六相干检测模块(23-6)、第一积分判决模块(24-1)至第六积分判决模块(24-6)、第一差分解码模块(25-1)至第六差分解码模块(25-6)、第一奇偶合路模块(26-1)至第六奇偶合路模块(26-6)、并串变换模块(27)、位同步模块(28)；所述的第一A/D变换器(21-1)至第二A/D变换器(21-2)的各输入端1脚分别与中频放大器(4)的输出端口2、3相连，第一数字下变频模块(22-1)至第三数字下变频模块(22-3)各输入端1脚与第一A/D变换器(21-1)输出端2脚相连，第四数字下变频模块(22-4)至第六数字下变频模块(22-6)各输入端1脚与第二A/D变换器(21-2)输出端2脚相连，第一数字下变频模块(22-1)至第六数字下变频模块(22-6)各输出端2、3脚分别与第一相干检测模块(23-1)至第六相干检测模块(23-6)各输入端1、2脚相连，第一A/D变换器(21-1)至第二A/D变换器(21-2)分别将输入的中频放大信号进行模数变换，模数变换后的信号分别输出至第一数字下变频模块(22-1)至第六数字下变频模块(22-6)并变换到零中频，零中频信号输出至第一相干检测模块(23-1)至第六相干检测模块(23-6)；第一积分判决模块(24-1)至第六积分判决模块(24-6)各输入端1、2脚分别与第一相干检测模块(23-1)至第六相干检测模块(23-6)各输出端3、4脚相连，各输出端3、4脚分别与第一差分解码模块(25-1)至第六差分解码模块(25-6)各输入端1、2脚相连，第一积分判决模块(24-1)至第六积分判决模块(24-6)分别将输入的相干检测信号进行积分判决，判决出的码字分别输出至第一差分解码模块(25-1)至第六差分解码模块(25-6)；第一奇偶合路模块(26-1)至第六奇偶合路模块(26-6)各输入端1、2脚分别与第一差分解码模块(25-1)至第六差分解码模块(25-6)各输出端3、4脚相连，各输出端3脚分别与并串变换模块(27)输入端1、2、3、4、5、6脚相连，第一奇偶合路模块(26-1)至第六奇偶合路模块(26-6)分别将输入的信息码流进行奇偶合路，奇偶合路后的信号分别输出至并串变换模块(27)；并串变换模块(27)输入端7脚与位同步模块(28)输出端2脚相连，输出端8脚与辅助复/分接器(1)输入端口5相连，并串变换模块(27)将输入的并行码流变换成串行码流，串行码流输出至辅助复/分接器(1)；位同步模块(28)输出端1脚分别与第一积分判决模块(24-1)至第六积分判决模块(24-6)各输入端5脚相连，输出端2脚与辅助复/分接器(1)输入端口6相连，位同步模块(28)产生位同步信号，位同步信号输出至第一积分判决模块(24-1)至第六积分判决模块(24-6)、辅助复/分接器(1)；第一A/D变换器(21-1)至第二A/D变换器(21-2)、第一数字下变频模块(22-1)至第六数字下变频模块(22-6)、第一相干检测模块(23-1)至第六相干检测模块(23-6)、第一积分判决模块(24-1)至第六积分判决模块(24-6)、第一差分解码模块(25-1)至第六差分解码模块(25-6)、第一奇偶合路模块(26-1)至第六奇偶合路模块(26-6)、并串变换模块(27)、位同步模块(28)各输入端9脚与电源(29)出端+V电压端连接，各输入端10脚与接地端连接，电源(29)提供各个模块的工作电压，地端将各个模块接地端。