[发明专利]RISC处理器及其浮点寄存器的非对齐访存方法

权利要求书

1.一种RISC处理器，包括指令译码部件和执行单元，其特征在于，还包括扩展指令模块；

所述扩展指令模块包括多个扩展指令，用于实现对浮点寄存器的非对齐访存操作；

所述指令译码部件，包括扩展指令译码模块，用于识别扩展指令模块的扩展指令，并进行译码，译码后输出到执行单元执行。

2.根据权利要求1所述的RISC处理器，其特征在于，所述扩展指令译码模块，包括识别子模块，用于在读取指令后，识别出对浮点寄存器的非对齐访存扩展指令。

3.根据权利要求1或2所述的RISC处理器，其特征在于，所述扩展指令包括对32位单精度浮点寄存器的操作指令和/或对64位双精度浮点寄存器的操作指令。

4.根据权利要求3所述的RISC处理器，其特征在于，所述扩展指令包括从左读取字扩展指令；从右读取字扩展指令；从左读取双字扩展指令；从右读取双字扩展指令；从左写入字扩展指令；从右写入字扩展指令；从左写入双字扩展指令；从右写入双字扩展指令。

5.根据权利要求4所述的RISC处理器，其特征在于，所述执行单元，包括从左读取字模块；从右读取字模块，从左读取双字模块，从右读取双字模块，从左写入字模块，从右写入字模块，从左写入双字模块，从右写入双字模块，其中：

所述从左读取字模块，用于根据指令译码部件译码得到的有效地址，从相应的内存中取出包含有4个连续字节的一个字中的一有效部分，将所述有效部分存放到浮点寄存器字的左边部分，所述浮点寄存器中字的右边则维持不变；

所述从右读取字模块，用于根据指令译码部件译码得到的有效地址，从相应的内存中取出包含4个连续字节的一个字中的一有效部分，将所述有效部分存放到浮点寄存器字的右边部分，浮点寄存器中字的左边部分则维持不变；

所述从左读取双字模块，用于根据指令译码部件译码得到的有效地址，从相应的内存中取出包含8个连续字节的一个双字中的一有效部分，并将所述有效部分存放到浮点寄存器双字的左边部分，浮点寄存器中双字的右边部分则维持不变；

所述从右读取双字模块，用于根据指令译码部件译码得到的有效地址，从相应的内存中取出包含8个连续字节的一个双字中的一有效部分，并将所述有效部分存放到浮点寄存器双字的右边部分，浮点寄存器中双字的左边部分则维持不变；    

所述从左写入字模块，用于根据指令译码部件译码得到的有效地址，查找到包含4个连续字节的一个字中的一有效部分，并将浮点寄存器的左边部分存放到内存中所述字的相应字节；

所述从右写入字模块，用于根据指令译码部件译码得到的有效地址，查找到包含4个连续字节的一个字中的一有效部分，并将浮点寄存器的右边部分存放到内存中所述字的相应字节；

所述从左写入双字模块，用于根据指令译码部件译码得到的有效地址，查找到包含8个连续字节的一个双字中的一有效部分，并将浮点寄存器的左边部分存放到内存中所述双字的相应字节；

所述从右写入双字模块，用于根据指令译码部件译码得到的有效地址，查找到包含8个连续字节的一个双字中的一有效部分，并将浮点寄存器的右边部分被存放到内存中所述双字的相应字节。

6.根据权利要求1或2所述的RISC处理器，其特征在于，所述扩展指令的编码格式是利用MIPS指令集中LWC2和SWC2空槽的值实现的。

7.一种RISC处理器的浮点寄存器的非对齐访存方法，其特征在于，包括下列步骤：

步骤A，从处理器中读取指令，识别出对浮点寄存器的非对齐访存扩展指令；

步骤B，对浮点寄存器的非对齐访存扩展指令进行译码，然后送入到执行单元，执行对浮点寄存器的非对齐访存操作。

8.根据权利要求7所述的非对齐访存方法，其特征在于，所述步骤A包括下列步骤：

步骤A1，从处理器中读取指令到指令译码部件后，首先根据指令中的func域的值，判断该指令是现有的MIPS指令集指令，还是对浮点寄存器的非对齐访存扩展指令；

步骤A2，如果是现有的MIPS指令集指令，则按照现有技术的指令操作后结束；

步骤A3，如果是对浮点寄存器的非对齐访存扩展指令，则转入步骤B。