[发明专利]一种具有可变纠错能力的非易失性存储系统及方法

说明书

技术领域

本发明涉及一种使非易失性存储系统具有纠错功能的结构及其纠错方法。 

背景技术

在现代数字系统中，常常需要存储大容量的数据，除了传统的磁性物质作为存储介质之外，随着半导体技术的发展，各种半导体存储器件相继出现。但是由于半导体器件的特性，在制造和使用过程中，会引入一些比特位错误，在现在普遍使用的闪存NANDFLASH随着其容量的增加，出错的概率变大了，所以对闪存NANDFLASH进行读、写操作时一般会采用附加纠错码的方式。 

一般来说，在闪存NANDFLASH器件中使用的纠错码一般是汉明码，这种纠错码可以对一个bit位进行纠错以及检测两个bit位的错误。随着闪存NANDFLASH容量的增加，出错的概率变大了，就需要纠错能力更加强大的纠错机制。在业界有采用里德所罗门纠错码(Reed-Solomon code，RS码)应用在NANDFLASH读写控制器中为闪存的读写操作施加纠错机制。在采用更强的纠错机制来对NANDFLASH的数据进行纠错时候，同时也会占用更大的空间来存取纠错码，也需要更多的时间来进行纠错的处理。 

现有的NANDFLASH读写控制大概分为以下几大类： 

1、只有NANDFLASH的读写控制逻辑，不存在纠错或者使用软件算法进行纠错； 

2、含有NANDFLASH的读写控制逻辑，还采用了汉明码作为纠错码，纠错逻辑比较容易实现，但纠错能力有限，只能纠错一个比特错误，检测两个比特的错误； 

3、含有NANDFLASH的读写控制逻辑，采用RS码作为纠错码，采用软硬件结合的方法实现纠错，具有一定的纠错能力，但速度不高； 

4、含有NANDFLASH的读写控制逻辑，也是采用RS码进行纠错，RS码采用全硬件实现，速度和纠错能力都不错。但是纠错能力是固定的，灵活性不够。 

发明内容

本发明为解决现有技术中NANDFLASH读写控制纠错速度固定，灵活性不够的问题，提出采用全硬件实现的一种具有可变纠错能力的非易失性存储系统，该系统包括：系统总线接口模块101、RS编码器102、RS解码器103和NAND读写时序产生器105，数据通过系统总线经总线接口模块101、RS编码器102、NAND读写时序产生器105和闪存接口写入存储系统，通过闪存接口经NAND读写时序产生器105、RS解码器103和总线接口模块101进行读操作，其特征在于，所述系统还包括纠错能力配置模块104，该模块通过总线接口模块101与外界进行指令输入与纠错信息的反馈，所述纠错能力配置模块104根据指令分别对RS编码器102和RS解码器103进行纠错能力配置，并分别将从RS编码器102和RS解码器103得到的反馈信息通过总线接口模块101输出。 

所述RS编码器102的配置寄存器个数最大值由硬件设置决定。 

所述RS解码器103包括伴随式计算模块301、关键方程计算模块302、Chien搜索计算模块303和Forney算法模块304，将数据从NAND读写时序产生器输入至RS解码器103，依次经过伴随式计算模块301、关键方程计算模块302、Chien搜索计算模块303和Forney算法模块304进行计算，在Chien搜索计算模块303中计算出错误的位置，在Forney算法模块304中计算出错误值，并将所述错误的位置和错误值输入软件程序去对读出数据进行纠错。 

所述RS解码器103可与外部FIFO模块305连接，数据输入RS解码器103的同时输入FIFO模块305，数据经RS解码器103解码计算后，Chien搜索计算模块303与Forney算法模块304分别将该计算结果输入FIFO模块305。 

所述纠错能力配置模块104包括手动配置接口、自适应配置接口、选择器和配置寄存器组模块；纠错能力配置模块104通过选择器选择将手动配置接口或自适应配置接口接入总线接口模块101，配置寄存器组模块通过外部指令对RS编码器102的配置寄存器数值及RS解码器103中的伴随式计算模块301、关键方程计算模块302和Chien搜索计算模块303的配置值进行配置。 

所述关键方程计算模块302采用有逆的B M算法。 

所述Chien搜索计算模块303采用并行结构，把1k的ROM平均分成四个部分，同时输入4个处理模块进行运算。 

一种具有可变纠错能力的非易失性存储系统的纠错方法，所述该方法包括如下步骤：