[发明专利]一种时钟切换电路

说明书

技术领域

本发明涉及时钟频率的自动控制技术领域，特别的涉及一种防止时钟 切换时总时钟输出产生毛刺的可选切换电路结构。

背景技术

目前大多数数字集成电路需要采用时钟信号来协调它们的工作，为了 电路应用的灵活性和低功耗，在通常情况下系统电路设计中时钟信号可以 来自两个不同的时钟源，比如一个时钟源由外部供给，而另一个时钟源由 芯片内部产生。

而在某些系统应用中，只需要使用一个时钟，比如某些应用中已经有 外部产生的时钟可以使用，这时再产生一个芯片内部时钟就会增加能量消 耗；而另一些应用中没有外部时钟可以使用，必须使用芯片内部时钟。

在一些低功耗的应用中，系统会用到两个时钟源，比如当系统由正常 工作模式进入低功耗模式(如进入休眠模式)时，电路的工作时钟由较快 的时钟源切换成较慢的时钟源，当系统由低功耗模式进入正常工作模式(如 从休眠模式唤醒)时，电路的工作时钟由较慢的时钟源切换成较快的时钟 源。

现有技术一般选用简单的二选一MUX电路，如图1所示，应用在一 般对时钟系统不严格的电路中，由于输入时钟频率和相位的不同，以及切 换信号与时钟的不同步，在切换过程中很容易造成时钟输出毛刺，如图2 所示，switch信号的跳变，可能导致输出信号clk_out形成毛刺，这样的 clk_out可能会导致系统应用错误。

而某些改进的二选一MUX电路虽然解决了以上所述电路容易出现毛 刺的问题，但是在设计电路应用中，必须要求输入的两个时钟源仍然同时 存在，这种设计只能适应可提供双时钟源的芯片，对于只需单时钟源的芯 片则不能适用。

发明内容

本发明根据现有技术中存在的问题，提供一种防止时钟切换时总时钟 输出产生毛刺、且可选启动的时钟切换电路，该电路包括：第一数据选择 器、第二数据选择器、第一同步电路、第二同步电路、第一门控电路和第 二门控电路；

两路时钟输入信号CLK0、CLK1均分别输入至第一数据选择器、第二 数据选择器，所述两个数据选择器均设置有控制端CLK_SEL；

第一同步电路、第二同步电路的输出信号和外部输入的时钟切换信号 依次分别输入至第一门控电路的第一至三输入端；所述第一门控电路的两 路输出信号分别输入第一同步电路的第一输入端和第二同步电路的第一输 入端，其中第一同步电路的第二输入端与第一数据选择器的输出端连接， 第二同步电路的第二输入端与第二数据选择器的输出端连接；

所述第二门控电路的第一至四输入端依次分别与第一数据选择器、第 一同步电路、第二同步电路和第二数据选择器的输出端相连，第二门控电 路的输出端输出时钟信号。

所述第一门控电路包括非门、第一或非门和第二或非门，第一门控电 路的第三输入端信号经非门后与第一输入端信号输入至第一或非门，后经 第一输出端输出，第二输入端信号与第三输入端信号输入至第二或非门后 经第二输出端输出。

所述第二门控电路包括或门、第一与门和第二与门，第二门控电路的 第一与第二输入端的输入信号在第一与门相与，第三与第四输入端的输入 信号在第二与门相与，第一与门与第二与门的输出信号输入至或门相或后 输出。

所述第一同步电路包括第一D触发器和第二D触发器，第一D触发 器与第二D触发器串联，第一同步电路的第一输入端信号分别输入至两个 D触发器的时钟输入端，第二输入端信号输入至第一D触发器的数据输入 端D，输出信号由第二D触发器的输出端Q输出。

所述第二同步电路包括第三D触发器和第四D触发器，第三D触发 器与第四D触发器串联，第二同步电路的第一输入端信号分别输入至两个 D触发器的时钟输入端，第二输入端信号输入至第三D触发器的数据输入 端D，输出信号由第四D触发器的输出端Q输出。

所述第一D触发器和第二D触发器为下降沿触发。

所述第三D触发器和第四D触发器为下降沿触发。

本发明所述时钟切换电路可以有效的防止时钟信号切换过程中产生毛 刺的问题；

本发明所述时钟切换电路的时钟信号切换选择结构能够保证时钟信 号切换的及时性和可靠性；并且所述电路结构不仅适用于双路有效时钟源 信号的切换情况，还适用于单路有效时钟源信号切换的情况，其可选性增 强了所述电路结构的灵活性。

附图说明