[发明专利]一种实现FPGA上电即用和远程升级的装置及方法

说明书

技术领域

本发明涉及一种FPGA(Field Programmable Gate Array，现场可编程门阵 列)，尤其涉及一种实现FPGA上电即用和远程升级的装置及方法。

背景技术

在现代的嵌入式系统中，越来越多的采用了FPGA芯片来完成大规模的逻辑 功能。有些系统除了需要具有FPGA的远程升级功能外，还需要在上电后很短时 间内就用到FPGA的功能。一般FPGA的加载方法有以下几种：

1、使用CPU加载，方法是将FPGA的逻辑文件与软件程序一起存放在设备的 FLASH存储器(闪存)里，系统启动后，CPU执行带有加载功能的应用程序，将 逻辑文件加载到FPGA中。这种加载方式虽然方便于远程升级FPGA，但要在应用 程序加载完逻辑后才能使用FPGA。

2、增加一片专用的配置PROM(可编程只读存储器)，将FPGA逻辑文件先烧 到PROM中，单板启动时采用FPGA的主串或主并模式，由FPGA主动发起，将逻 辑文件从PROM中加载到FPGA中。这种方式下，逻辑文件烧入PROM后就固定了， 无法实现FPGA的升级。

3、有的系统采用CPLD(Complex Programmable Logic Device，复杂的可 编程逻辑器件)加上闪存的方法。闪存里存放FPGA的逻辑文件，通过CPLD将逻 辑文件加载到FPGA中，CPLD可以与CPU通讯来升级闪存上的逻辑文件。这种方 案虽然可以实现FPGA的上电即用和远程升级，但比较复杂，成本较高。

发明内容

本发明所要解决的技术问题是，提供一种实现FPGA上电即用和远程升级的 装置，并且提供一种实现FPGA上电即用和远程升级的方法，本发明能够使FPGA 在上电后就能正常工作并能实现远程升级。

一种实现FPGA上电即用和远程升级的装置，包括FPGA芯片，还包括一个与 CPU及FPGA芯片相连的缓冲电路，用于保证与该电路相连的FPGA芯片的引脚的 电平在上电后一直为高，所述FPGA芯片内嵌有闪存。

若系统中的CUP I/O引脚匮乏，则所述FPGA芯片通过锁存器与CPU连接。

若系统中的CUP I/O引脚匮乏，则所述FPGA芯片通过复杂的可编程逻辑器 件CPLD的寄存器与CPU连接。

一种实现FPGA上电即用和远程升级的方法，逻辑文件远程下载到系统的闪 存后，执行以下步骤：

步骤一：FPGA的加载模块读取闪存中的逻辑文件数据流，加载FPGA；

步骤二：检测加载中是否出现CRC校验错误，若是，则重新加载；否则，执 行下一步；

步骤三：检测逻辑文件是否加载成功，若是，则升级完毕；否则，执行步骤 一。

所述步骤一之前还包括：初始化FPGA芯片的加载时序。

所述步骤二与步骤三之间还包括：检测逻辑文件数据流是否加载完毕，若是， 则执行步骤三；否则，执行步骤一。

所述步骤四进一步包括：检测加载次数是否小于等于事先设定的值，若是， 则执行步骤一；否则结束流程。

本发明采用了一种内嵌闪存的FPGA器件，这种FPGA器件除了具有普通FPGA 器件的配置模式外，还有一种SDM(Self Download Mode，自下载模式)，一般 情况下，此种FPGA器件只能实现上电即用和远程升级中的一种功能，但本发明 不仅可以使FPGA在上电后就能正常工作，而且也能实现远程升级。

附图说明

图1是本发明中FPGA的从串加载实施例一电路示意图；

图2是本发明中FPGA的从串加载实施例二电路示意图；

图3是本发明中所述方法优选实施例流程图。

具体实施方式

下面结合附图的实施例对本发明进行详细描述：

本发明的装置可采用从串或者从并的加载方式，从并方式有8条数据线，而 从串方式只需1条数据线，实施例采用了从串的加载方式。

图1是FPGA的从串加载实施例一电路示意图，图中包括CPU、缓冲电路、 FPGA芯片，FPGA芯片采用Lattice的LFXP系列器件，缓冲电路的作用是保证 信号CFG和PROGRAMN的电平在上电后一直为高，因为有些CPU的I/O脚在上电 复位时电平状态不稳定，会影响到FPGA的SDM功能，所述FPGA芯片的INITN 和DONE信号必须接上拉电阻。