[发明专利]时分同步码分多址直放站系统的包络检波同步模块

权利要求书

1.一种时分同步码分多址直放站系统的包络检波同步模块，包括依次连 接的包络信息提取与整形电路以及数字信号处理与同步控制单元，其中包络 信息提取与整形电路与时分同步码分多址直放站系统的射频检波电路连接， 数字信号处理与同步控制单元连接到时分同步码分多址直放站系统的上下行 链路，其特征在于：所述包络信息提取与整形电路包括采样保持电路和高速 比较器电路，所述采样保持电路接收射频检波电路输出的信号，处理后输送 给所述高速比较器电路，

所述数字信号处理与同步控制单元包括依次连接的特征值运算单元、帧 同步头捕捉与产生单元、本地帧同步头产生及校正单元、同步控制信号产生 单元以及微处理器单元，所述特征值运算单元将前级高速比较器电路输出的 数字信号进行特征值运算后输出至帧同步头捕捉与产生单元，

所述微处理器单元与监控系统进行通讯。

2.如权利要求1所述的时分同步码分多址直放站系统的包络检波同步模 块，其特征在于：所述采样保持电路将射频检波电路输出的模拟电压包络信 号经过采样保持处理，当采样保持电路内的数字信号处理单元捕捉到同步头 时，产生一个同步控制信号使采样保持电路在下行时隙处于采样状态，在上 行时隙处于保持状态；

所述高速比较器电路将采样保持电路输出信号接入一个高速比较器，使其 转换成TTL数字信号，该处理过程的核心是实现高速比较器的比较门限的自 适应调整。

3.如权利要求2所述的时分同步码分多址直放站系统的包络检波同步模 块，其特征在于：所述实现高速比较器的比较门限的自适应调整具体是：将 采样保持电路输出的包络信号经过一个积分电路，并调节积分电路的充放电 周期，使其输出信号的交流电压分量很小，即得到包络信号的平均值，并将 此平均值作为高速比较器电路的比较门限。

4.如权利要求1所述的时分同步码分多址直放站系统的包络检波同步模 块，其特征在于：所述特征值运算单元将前级高速比较器电路输出的数字信 号进行特征值运算，找出每个5ms子帧的下行导频时隙所在的时刻，并在该 时刻产生一个标记信号，将此标记信号输出至帧同步头捕捉与产生单元；

帧同步头捕捉与产生单元将经过特征值运算单元产生的标记信号进行判 断处理，当相邻产生的3个标记信号的时间间隔都为5ms时，可以判定所产 生的标记信号有效，并由此标记信号产生帧同步头信号，并输出至本地帧同 步头产生及校正单元；否则，前级产生的标记信号无效，不产生帧同步头信 号；

本地帧同步头产生及校正单元先通过内部计数器定时产生一个标准的 5ms周期帧同步头信号，当前级经过特征值运算捕捉到TD-SCDMA帧同步头时， 即对本地帧同步头产生及校正单元的计数器进行清零操作，并以此时刻作为 本地帧同步头的起始时刻重新输出，以实现校正本地帧同步头的目的，使得 本地帧同步头信号与接收到的TD-SCDMA帧格式信号保持完全同步，然后将经 过校正的帧同步头信号输出至同步控制信号产生单元；

同步控制信号产生单元是以前级输出的帧同步头信号为基准，并结合微 处理器单元提供的第二时隙切换点信息，产生并输出直放站系统的各个模块 单元所需的同步控制信号；

微处理器单元与监控系统进行通讯，将第二时隙切换点信息输送至同步控 制信号产生单元；同时，帧同步头捕捉与产生单元将同步头的捕捉情况输送 给微处理器单元，并以此判断包络检波同步模块是否处于失步状态，并将此 信息上报至监控系统。

5.如权利要求1所述的时分同步码分多址直放站系统的包络检波同步模 块，其特征在于：所述特征值运算单元、帧同步头捕捉与产生单元、本地帧 同步头产生及校正单元、同步控制信号产生单元通过可进行高速信号处理的 复杂可编程逻辑器件或现场可编程门阵列芯片实现。

6.如权利要求1所述的时分同步码分多址直放站系统的包络检波同步模 块，其特征在于：所述微处理器单元通过485总线与监控系统进行通讯。