[发明专利]一种带内置放大器的低噪声开关电容电路

说明书

技术领域

本发明涉及一种开关电容电路，尤其是涉及一种带内置放大器的低噪声开关电容电路。可应用于包括开关电容放大器，开关电容积分器和其它多种类型的开关电容电路。

背景技术

传统的开关电容电路采用电容的比例和开关的组合，通过对电容上电荷的操作，达到对信号进行处理的目的。由于开关电容自身的采样噪声，即KT/C热噪声，使得低噪声开关电容电路所需要的电容值C很大。这样不仅造成芯片面积随系统噪声要求的提高而成比例增加，而且为了能驱动大的电容，所需要的运算放大器的功耗和所占芯片的面积也同时按比例增加。除此以外，如果所使用的工艺为CMOS工艺，运算放大器的低频噪声，即1/f闪烁噪声，成为整个开关电容电路系统的低频噪声瓶颈。图1所示为一个典型的开关电容电路用于信号放大的放大器电路(R.Gregorian and G.C.Temes，Analog MOS Integrated Circuits for SignalProcessing，New Yerk，Wiley，1986)，该电路为单端信号电路，同理也可应用于差分信号电路。开关S1，S2，S3，S4和S5，由一组非交叠时钟P1和P2控制，其中，开关S1、S3和S5由时钟信号P1控制，开关S2和S4由时钟信号P2控制，时钟信号P1和P2为非交叠时钟。

该电路在时钟P1为高电平时，输入信号V1对电容C1充电，同时C2被放电。在时钟P2为高电平时，C1上的电荷被放电而充入C2。输出电压即为V2＝(C1/C2)V1。开关电容放大器电路的放大系数为C1/C2。

由于系统的低噪声要求，造成电容C1，C2以及运算放大器OP所占芯片的面积和功耗很大。此外，CMOS运算放大器的低频1/f闪烁噪声也是一个重要的问题。目前国内外最先进的模拟集成电路技术对于CMOS运算放大器的低频1/f闪烁噪声，通常采用相关双采样技术(correlated double sampling)或者是采用斩波放大器(chopping amplifier)的技术。这些现有的技术可有效地降低CMOS运算放大器的低频1/f闪烁噪声，但是却无法解决(降低)开关电容的采样噪声(KT/C噪声)。因而也无法解决因系统低噪声的要求而导致的电容C1以及运算放大器OP所占芯片面积和功耗大的问题。

为了达到低噪声的指标，同时又能减小电容C1和运算放大器OP所占的芯片面积和功耗，常见的技术方法是在开关电容放大器的输入前端增加一级或多级有源放大电路(见产品规格书：美国Texas Instruments，ADS1230Product Data Sheet，July2007)，如图2所示。

有源放大器的输出为：V1＝V0×(R1+R2)/R2，放大系数为(R1+R2)/R2。由于输入信号V0被有源放大器放大了(R1+R2)/R2倍，使得系统的噪声指标对开关电容放大器的噪声要求减小了(R1+R2)/R2倍。采用这种电路方案可以有效减小电容C1和运算放大器OP2所占的芯片面积和功耗。但是有源放大器所用的运算放大器OP1的低频噪声，尤其是其低频的1/f闪烁噪声，成了整个系统的低频噪声瓶颈。将有源放大器改为斩波放大器可有效的将有源放大器的低频噪声调置到信号频率范围之外，但斩波放大器的输出通常需要很大的电容来滤波(见产品规格书：美国Texas Instruments，ADS1230Product Data Sheet，July2007)。

在开关电容集成电路技术中，至今未见有关将有源放大器直接置于开关电容电路内的相关报道。

发明内容

本发明的目的在于提供一种带内置放大器的低噪声开关电容电路。

本发明的技术方案是将有源放大器置于开关电容电路之中，使其成为开关电容电路中的一部分，利用开关电容电路对电容充电和放电的时钟周期，将有源放大器的低频噪声有效地转移到信号的频率范围之外。

本发明设有开关电容电路和有源放大器，开关电容电路设有开关、电容和放大器。有源放大器的输入端与开关连接，有源放大器的输出端与电容连接，电容与运算放大器的负输入端连接。

电容可通过第2开关与运算放大器的负输入端连接。

第1开关和第2开关可根据需要任意组合。

运算放大器的输出端可根据需要通过电容或开关与运算放大器的负输入端相连。