[发明专利]液晶显示装置及其制造方法无效

专利信息
申请号: 200810080545.2 申请日: 2008-02-21
公开(公告)号: CN101251693A 公开(公告)日: 2008-08-27
发明(设计)人: 中堀正树;木村初美;后藤文弘;荒木利夫 申请(专利权)人: 三菱电机株式会社
主分类号: G02F1/1362 分类号: G02F1/1362;H01L27/12;H01L21/84
代理公司: 中国专利代理(香港)有限公司 代理人: 王岳;陈景峻
地址: 日本*** 国省代码: 日本;JP
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摘要:
搜索关键词: 液晶 显示装置 及其 制造 方法
【说明书】:

技术领域

本发明涉及液晶显示装置及其制造方法,特别涉及将薄膜晶体管(TFT:Thin Film Transistor)用作像素的开关(switching)元件的有源矩阵型液晶显示装置及其制造方法。

背景技术

近年来,在使用了半导体器件的显示装置的领域中,以节能、节省空间为特长的液晶显示装置代替以往的CRT(Cathode-Ray Tube)正在迅速普及。在该液晶显示装置中,在透明绝缘衬底上设置多个电极或布线以及元件。具体地说,将具有扫描布线或信号布线、栅电极或源极漏极电极的TFT作为开关元件而设置为矩阵状并且对各显示像素施加独立于电极的影像信号的有源矩阵型液晶显示装置被广泛应用。

另一方面,作为该有源矩阵型液晶显示装置的制造,如专利文献1所公开的那样,一般是实施5次光刻工艺(photolithography process)的制造方法(以下,称为5枚掩模工艺(mask process))。

在所述5枚掩模工艺中,作为对TFT的源电极布线进行构图的方法,存在利用药液的湿法刻蚀和利用反应性气体(gas)的干法刻蚀(dryetching)。湿法刻蚀在细微加工或加工形状的控制这点上,劣于干法刻蚀,但是,在制造装置价格或者操作成本(running cost)等的成本方面是优良的。

在使用湿法刻蚀的情况下,若在作为刻蚀对象的源电极布线用金属膜和其下层之间存在微小的间隙,则药液从该间隙浸透,存在源电极布线断线的可能。该断线不良在源电极布线用金属膜的下层存在台阶差的情况下容易产生。此外,在下层是非晶硅等半导体层的情况下,容易在其上残留前一步骤的抗蚀剂残渣,容易由于该残渣产生断线不良。即,在下层是半导体层、并且具有台阶差的情况下,最容易产生断线不良。

为了防止所述断线,在专利文献2中,公开了图8所示的液晶显示装置。图8所示的液晶显示装置具有栅电极布线2、源极布线6a、源电极6b、漏电极7以及半导体层10,半导体层10形成为岛状,位于源极布线6a之下的该半导体层10的整体被源极布线6a覆盖。由此,能够防止刻蚀液的浸透。另一方面,在专利文献3或专利文献4中,公开了为了抑制光电流而形成为岛状的半导体层。

专利文献1特开平10-268353号公报

专利文献2特开2001-125140号公报

专利文献3特开2003-303973号公报

专利文献4特开平2-830号公报

但是,为了对应于最近的液晶显示装置的高分辨率化,要求高开口率化。因此,需要使源极布线进一步细线化,但是,在专利文献2所记载的结构中,对源极布线进行细线化存在限度。

发明内容

本发明是鉴于所述问题而进行的,其目的在于提供一种可靠性、生产性优良并且高分辨率的有源矩阵型液晶显示装置。

本发明的液晶显示装置具有形成在透明绝缘衬底上的栅电极以及栅极布线、覆盖所述栅电极以及栅极布线的栅极绝缘膜、形成在所述栅极绝缘膜上的半导体层、形成在所述半导体层上的源电极、源极布线以及漏电极、与所述漏电极连接的像素电极,其特征在于:在所述半导体层中,构成TFT的TFT部、形成在所述源极布线与所述栅极布线交叉的区域上的源极栅极交叉部、连接所述TFT部与源极栅极交叉部的连接部一体地形成,由所述源电极以及源极布线覆盖所述半导体层的连接部全部以及源极栅极交叉部的连接部侧的一部分。

本发明的液晶显示装置的制造方法,具有如下步骤:在透明绝缘衬底上形成第一金属膜,对该第一金属膜进行构图,形成栅电极以及栅极布线;依次形成覆盖所述栅电极的栅极绝缘膜以及半导体层之后,对该半导体层进行构图;在所述半导体层上形成第二金属膜,利用湿法刻蚀对该第二金属膜进行构图,形成源电极、源极布线以及漏电极,其中,在所述半导体层的刻蚀中,构成TFT的TFT部、形成在所述源极布线和所述栅极布线交叉的区域上的源极栅极交叉部、连接所述TFT部和源极栅极交叉部的连接部一体地形成,在所述第二金属膜的构图中,由所述源电极以及源极布线覆盖所述半导体层的连接部全部以及源极栅极交叉部的连接部侧的一部分。

根据本发明,能够提供一种可靠性、生产性优良并且高分辨率的有源矩阵型液晶显示装置。

附图说明

图1是实施方式1的TFT阵列衬底的平面图。

图2是图1的X-X’剖面图。

图3是图1的Y-Y’剖面图。

图4是图1的Z-Z’剖面图。

图5是表示实施方式2的TFT阵列衬底的平面图。

图6是表示实施方式2的TFT阵列衬底的平面图。

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