[发明专利]应用相位选择器的数据锁存电路

说明书

技术领域

本发明涉及一种数据接收装置与方法，特别涉及一种应用相位选择器的 数据锁存电路及方法。

背景技术

在一些接口系统或者较大型的芯片中，维持芯片每个地方的时钟相同是 对系统最大的挑战，通常现有的芯片中都会包含数字电路部分和模拟电路部 分，而数字电路部分几乎占了芯片主要80％以上的面积，所以，电路设计者 在规划整个集成电路的时序问题时，通常是由数字电路设计方面去估计从数 字电路部分输出的时钟的驱动能力和电路布局走线所产生的电容效应，并经 由分析和估计最后到达模拟电路部分的时钟和原始时钟源所输出的时钟间的 延迟量，最后经由数字电路部分来解决时钟相位错误的问题，另外一种会发 生时序问题的情形为当一个系统中有两个时钟产生器时，此两个时钟产生器 所输出时钟信号是不同步的情况下，触发器或数据锁存元件会发生时序上的 问题(Timing Violation)。

在一般的电路设计中要避免时钟不一致，现有技术是使用两个连续的D 型触发器来作为数据锁存元件，去对输入进来的数据进行重复取样，以确保 数据取样的正确性。如图1所示，现有数据锁存电路100包含有三个串接的 触发器102、104、106，其中，接收输入数据D_in的触发器102是由一第一时 钟CLK_i来触发，而后续的两连续触发器104、106则由另一第二时钟CLK₂来 触发，最后由触发器106的数据输出端来锁存一输出数据D_out。然而，若触发 器的设定时间(setup time)和数据持续时间(hold time)不够，锁电路100仍 会具有数据错误的问题，如图2所示，当触发器104取样数据D₁来得到数据 D₂时，若触发器102正在取样输入数据D_in，则由于数据D₁的逻辑值正在转变 中，因此触发器104所得到的数据D₂便无法保证正确，因而会进一步影响最 后产生的输出数据D_out的正确性。换言之，即使现有数据锁存电路100应用两 个连续数据锁存元件(亦即触发器104、106)来提升取样数据的正确性，然 而，其仍然会受到第一时钟CLK₁与第二时钟CLK₂间不当相位关系的影响而具 有取样错误的机率。

发明内容

因此本发明的主要目的之一在于提供一种应用相位选择器的数据锁存电 路及方法来解决上述问题。

依据本发明的实施例，其揭露一种数据锁存电路。该数据锁存电路包含 有：一第一数据锁存单元，用来依据一第一时钟信号以锁存一第一输入数据， 并输出一第一输出数据；一第二数据锁存单元，用来依据一第二时钟信号以 锁存该第一输出数据，并输出一第二输出数据；一第三数据锁存单元，用来 依据一第三时钟信号以锁存该第二输出数据，并输出一输出数据；以及一相 位选择器，耦接于该第二数据锁存单元，用来依据该第一、第三时钟信号的 相位关系来产生该第二时钟信号至该第二数据锁存单元。

附图说明

图1为现有数据锁存电路的示意图。

图2为图1所示的数据锁存电路的操作时序图。

图3为本发明数据锁存电路的一实施例的示意图。

图4为图3所示的相位选择器的一实施例的电路示意图。

图5为第一、第二时钟信号的相位差与电压的第一对应关系示意图。

图6为第一、第二时钟信号的相位差与电压的第二对应关系示意图。

图7为图3所示的相位选择器的另一实施例的电路示意图。

图8为本发明数据锁存方法的一实施例的流程图。

附图符号说明