[发明专利]场效应晶体管及其制造方法

说明书

技术领域

[0001]本发明涉及电子器件。尤其是，其涉及因其沟道区域处于拉伸或压缩应力下具有增强性能的FET器件。

背景技术

[0002]当今的集成电路包括数量巨大的器件。更小的器件以及缩小规则是增强性能以及降低成本的关键。随着FET(场效应晶体管)器件尺寸的缩小，技术变得更加复杂，需要改变器件结构以及新的制造方法以保持从一代器件到下一代的期望的性能上的增强。微电子的主流材料为硅(Si)，或者更广泛而言，Si基材料。用于微电子的重要的一种这样的Si基材料是硅-锗(SiGe)合金。

[0003]在保持深亚微米代器件的性能改进上有着极大的困难。因此，在不降低尺寸的情况下改进性能的方法已经引起人们的兴趣。改进性能的一个总的方法是增加FETs中载流子(电子和/或空穴)的迁移率。达到更好的载流子迁移率的有潜力的方法是对发生电流传导的半导体进行变质处理。已经知道并且最近进一步研究表明拉伸或压缩应力半导体具有触发载流子的特性。尤其是，已经在拉伸应力下的硅(Si)沟道NFET内获得电子迁移率的提高，这一点在J.O.Chu的标题为“通过UHV-CVD制作的应变Si基层及其内部的器件”的美国专利6,649,492 B2中进行了描述，在此引入，作为参考。已经在专利以及技术文献，例如，在J.O.Chu的标题为“用于微电子的双应变状态SiGe层”的美国专利6,963,078中和在V.Chan等人于2003年发表在IEDMTech。Dig，第77-80页上的“集成到含有应变工程的90nm体技术的高速45nm栅极长度CMOSFETs”，以及Yang，H.S等人于2004年发表在IEDM Tech.Dig.第1075-1078页上的“用于高性能亚-45nm栅极长度SOI CMOS制造的双应力模衬”，在此引入所有上述三个文献，作为参考。

[0004]最理想地，人们愿意拥有这样的集成电路：电子传导类型器件的沟道，诸如NFET受到拉伸应力，而空穴传导类型器件的沟道，诸如PFET，受到压缩应力。然而，利用应力增强性能的整体法，诸如使用SiGe合金，存在着有缺陷材料的问题。因此，最近已经引入了所谓的局部诱发应力方法。在上述方法中，通过对于器件结构来说是局部性的方法将具有适当符号的应力引入到沟道中，例如，通过使用栅极将应力引入沟道，如Belyansky等人的标题为“通过栅极电极应力修改提高沟道迁移率的结构和方法”的美国专利6,977,194中所描述的，在此引入，作为参考。在其他的局部方法中，利用了应力保形沉积的电介质层。令人遗憾的是，到今天为止，所使用的用于获取上述应力沟道的所有技术不是令人十分满意，这是由于其复杂性，或由于其相对的无效性。

发明内容

[0005]鉴于所讨论的困难，本发明的实施例披露了沟道区域处于应力拉伸状态的NFET器件和沟道区域处于应力压缩状态的PFET器件。披露了场效应晶体管(FET)，其包括栅极、源和漏，其中栅极覆盖沟道。沟道含于单晶硅材料中。应力层以相对于栅极非保形的方式覆盖FET，在栅极的侧面上的至少一部分之上具有小于源和漏之上的应力层的厚度的大约50％的侧面厚度。来自应力层的应力被引入到FET的沟道内。应力层内的应力具有与沟道内的应力相同的符号。通常，应用到NFET器件上的应力层处于拉伸应力下，应用到PFET器件上的应力层处于压缩应力下。应用到NFET和PFET器件上的电介质层可以由相同的材料形成。

[0006]本发明进一步披露了用于产生具有应力沟道的FET。本发明包括FET的栅极的制造、该栅极覆盖含于单晶硅材料内的沟道。本方法进一步包括以在栅极的侧面的至少一部分之上应力层具有小于位于源和漏之上的应力层的厚度的大约50％的侧面厚度的方式，利用应力层覆盖FET。此外，覆盖方式使得应力层将应力引入到FET的沟道内。

附图说明

[0007]从附带的详细描述和附图，本发明的上述和其他特征将变得显而易见，其中：

图1A和1B显示了本发明的代表性的实施例的细节的示意；

图2显示了本发明的代表性的实施例的示意顶视图；

图3显示了本发明的典型实施例的横切面示意图；

图4显示了处理步骤(包括非保形沉积)的横切面示意图；

图5A显示了处理步骤(包括保形沉积)的横切面示意图；

图5B显示了处理步骤(包括覆盖和平面化)的横切面示意图；

图5C显示了处理步骤(包括保形层的刻蚀)的横切面示意图；