[发明专利]快闪存储设备的编程方法有效

专利信息
申请号: 200810083504.9 申请日: 2008-03-06
公开(公告)号: CN101388251A 公开(公告)日: 2009-03-18
发明(设计)人: 全裕男;沈根守 申请(专利权)人: 海力士半导体有限公司
主分类号: G11C16/10 分类号: G11C16/10
代理公司: 北京市柳沈律师事务所 代理人: 钱大勇
地址: 韩国*** 国省代码: 韩国;KR
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摘要:
搜索关键词: 闪存 设备 编程 方法
【说明书】:

技术领域

发明涉及一种快闪存储设备的编程方法,更具体地,涉及其中在一个 存储单元中存储有2位或多位数据的快闪存储设备的编程方法。

背景技术

快闪存储设备可以是NOR(或非)型和NAND(与非)型设备。由于 NAND型快闪存储设备比NOR型快闪存储设备支持更高的集成水平,因此 NAND型快闪存储设备具有优势。NAND型快闪存储设备的存储单元阵列包 括多个存储单元块。下面将对此做更详细的描述。

图1是示出NAND型快闪存储设备的存储单元块的电路图。

参照图1,存储单元块包括多个单元串ST。单元串连接到位线BL1到 BL3(这里仅示出三条位线以简化说明)上。

每个位串具有如下结构:将漏极选择晶体管DST、多个存储单元C0-1 到Cn以及源极选择晶体管SST串联连接。包括在每个单元串中的漏极选择 晶体管DST的漏极连接到相应的位线,而源极选择晶体管SST的源极连接 到公共源极线CSL。包括在各个单元串中的漏极选择晶体管DST的栅极互 相连接从而形成漏极选择线DSL,源极选择晶体管SST的栅极互相连接从 而形成源极选择线SSL。存储单元的栅极互相连接从而形成字线WL0到 WLn。

为了在如上所述的快闪存储单元中存储数据,执行编程操作。在编程操 作期间,向被选字线(如,WL0)施加15V或者更高的高编程电压,向未被 选择的字线施加通过(pass)电压而不考虑擦除状态或编程状态,以使得存 储单元被激活。向位线施加接地电压0V。

在编程操作期间,共享字线WL0的多个存储单元C0-1到C0-3的存储 单元处于擦除状态(下文中称为“禁止编程单元”)。向连接到包含禁止编程 单元(如,C0-2)的串ST的位线BL2施加禁止编程电压(例如,Vcc),其 中该禁止编程单元处于如上所述的擦除状态。禁止编程单元C0-2的沟道区 被预充电到禁止编程电压。如果向字线施加编程电压,则通过沟道升压而抬 高了沟道区的电压,以致不执行编程操作。

近来已开发了在一个存储单元中存储2位数据的编程方法。在执行编程 操作之前,执行存储单元块的擦除操作,以使得存储单元处于擦除状态。通 常,所有存储单元在擦除状态时存储数据11。通过几个编程操作来执行存储 2位数据的编程方法,并且其包括将2位数据从11变为10的LSB编程操作 和将2位数据从11变为01或者从10变为00的MSB编程操作。

一般来说,在被选字线上依次执行LSB编程操作和MSB编程操作之后, 再对下一字线上执行上述编程操作。然而,在编程操作期间,由于存储单元 之间的干扰现象,可能会改变连接到与被选字线相邻的字线的存储单元的阈 值电压。为了最小化阈值电压的改变,可以改变LSB编程操作和MSB编程 操作的顺序以及字线的顺序。

如果如上所述地改变顺序,则在编程操作期间,可以首先对位于漏极选 择晶体管DST和连接到被选字线的存储单元(例如,C1-2)之间的存储单 元C2-2进行编程。在这种情况下,位于源极选择晶体管SST和连接到被选 字线的存储单元C1-2之间的存储单元C0-2的沟道区被预充电到低电平,以 使得沟道电压不会升高到目标电压。这样,在字线WL0和存储单元C0-2的 沟道区之间的电压差被降低,导致即使在不应当对存储单元C0-2执行编程 操作时也执行了编程操作。因此,阈值电压可能升高。

发明内容

本发明针对快闪存储设备的编程方法,其中可以在如下状态中执行编程 操作:即通过在施加编程电压之前,向位于漏极选择晶体管和连接到被选字 线的第一存储单元之间的第二存储单元的字线施加用于激活被编程的第二 存储单元的激活电压,而使得串内的整个沟道区被预充电到相同的电平。

根据本发明的第一实施例的快闪存储设备的编程方法包括:提供存储设 备,该存储设备包括漏极选择线、源极选择线、字线、以及连接在位线和公 共源极线之间的串;向位线施加禁止编程电压;向漏极选择线施加正电势的 第一电压;向被编程的存储单元所连接到的字线施加用于激活该被编程的存 储单元的第二电压;以及通过向被选字线施加编程电压并向未被选择的字线 施加通过电压来执行编程操作。

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