[发明专利]虚拟随机时钟脉冲发生器及虚拟随机时钟脉冲产生方法

说明书

技术领域

本发明关于一种时钟脉冲发生器，特别是一种具有限制器的虚拟随机(pseudo random)时钟脉冲发生器。

背景技术

由于逻辑电路的操作速度越来越快，因此用来产生时钟脉冲信号的时钟脉冲电路的操作频率也越来越高，例如时钟脉冲电路可能操作于高达100 MHz的频率。在高频的时钟脉冲电路中，时钟脉冲信号传递过程中所产生的电磁干扰(Electromagnetic Interference，EMI)可能会产生影响严重的噪声。

解决此一问题的方式之一是利用扩展频谱时钟脉冲信号技术(Spreadspectrum clocking，SSC)，通过调制时钟脉冲信号的周期来对时钟脉冲信号的频率进行扩频，其扩展频谱的范围大约是中心频率的0.25％至1.5％之间，如此可以减少中心频率附近的电磁干扰。然而，减少的程度则需视扩展频谱时钟脉冲信号技术的不同而有所变化。

图1为现有技术所揭露的虚拟随机时钟脉冲发生器，用以对一时钟脉冲信号进行扩展频谱。虚拟随机时钟脉冲发生器100包括有一移位寄存器(ShiftRegister)101、一第一异或逻辑门(exclusive OR gate)102以及一第二异或逻辑门103。移位寄存器101为一个十比特的移位寄存器。移位寄存器101由时钟脉冲输入端接收时钟脉冲信号CLOCK以及由信号输入端接收一第一异或逻辑门102所输出的虚拟随机(pseudo random)码PN CODE，并将其十比特输出信号的其中二比特输出信号101Q9及101Q10输出给第一异或逻辑门102，第一异或逻辑门102对输出信号101Q9及101Q10执行一异或逻辑运算以产生一虚拟随机码PN CODE，虚拟随机码PN CODE又再反馈给移位寄存器101。第二异或逻辑门103接收虚拟随机码PN CODE以及时钟脉冲信号CLOCK，并对虚拟随机码PN CODE以及时钟脉冲信号CLOCK进行异或逻辑运算后输出一虚拟随机时钟脉冲信号PN CLOCK。简单的说，虚拟随机码PN CODE为一个以0与1虚拟随机排列的序列。当虚拟随机码PN CODE当前的输出是0的时候，虚拟随机时钟脉冲信号PN CLOCK维持跟时钟脉冲信号CLOCK同相；当虚拟随机码PN CODE当前的输出是1的时候，虚拟随机时钟脉冲信号PNCLOCK维持跟时钟脉冲信号CLOCK反相。

图2为图1的虚拟随机时钟脉冲发生器所可能产生的信号时序图。在图2中，经过异或逻辑运算后，有些虚拟随机时钟脉冲信号PN CLOCK的周期与时钟脉冲信号CLOCK的周期相同，有些则为时钟脉冲信号CLOCK周期的3/2倍，有些则为2倍。由于虚拟随机时钟脉冲信号为虚拟随机码以及时钟脉冲信号的异或逻辑运算结果，因此由这些图可知，虚拟随机时钟脉冲信号的周期会受到虚拟随机码的影响。

图3为现有技术所揭露的虚拟随机时钟脉冲发生器的快速傅立叶变换(Fast Fourier Transform，FFT)模拟。

曲线110表示一具有固定频率的方波的时钟脉冲信号。曲线120表示使用现有技术处理后的扩展频谱信号。曲线130表示经过图1中所示的电路处理后的扩展频谱信号。由图中的结果可知，曲线130在中心频率附近的能量密度(power density)大约减少了30.19dB，其结果较传统的模拟电路(曲线120)为佳。

然而扩展频谱时钟脉冲信号的频率是原始时钟脉冲信号频率的1/2到1之间。扩展频谱的频带比较宽可以有效减低EMI能量密度，但扩展频谱后的带宽也可能太大。虽然图1所揭露的电路可以减少电磁干扰的影响，但是扩展频谱后的带宽太大也会对系统造成影响，例如噪声、低切换频率等。因此，可能增加电源系统参数设计的困难度。

发明内容

有鉴于此，本发明揭露一种虚拟随机时钟脉冲发生器。

根据本发明的实施例，本发明所揭露的虚拟随机时钟脉冲发生器包括有一时钟脉冲发生器、一虚拟随机码发生器、一限制器以及一逻辑门。时钟脉冲发生器产生一时钟脉冲信号。虚拟随机码发生器接收时钟脉冲发生器所产生的时钟脉冲信号并输出一第一虚拟随机码。限制器用以接收第一虚拟随机码及时钟脉冲信号，并产生一逻辑电平维持至少两个时钟脉冲信号周期不变的第二虚拟随机码，该第二虚拟随机码并反馈至该虚拟随机码发生器。逻辑门用以对该第二虚拟随机码与时钟脉冲信号执行一逻辑运算以产生一虚拟随机时钟脉冲信号。