[发明专利]用于电感耦合高密度等离子体处理室的内部平衡线圈

说明书

技术领域

本发明大体上涉及半导体处理设备领域。尤其是，本发明涉及产生等离子体的方法和装置，例如用于高密度等离子体沉积室的线圈。该方法和装置可用于其它的半导体工艺，例如用于制造集成电路的蚀刻工艺。

背景技术

制造现代半导体器件的主要步骤之一是在半导体衬底上形成膜，例如氧化硅膜。在半导体器件的制造中，氧化硅广泛用作电绝缘介质层。众所周知，氧化硅膜可以通过热化学气相沉积(“CVD”)或增强等离子体化学气相沉积(“PECVD”)沉积形成。在传统的热CVD工艺中，反应气体被供应到发生热诱导化学反应以产生理想膜的衬底表面。在传统的等离子体沉积工艺中，形成受控等离子体以分解和/或激发活性物质以产生理想膜。

自从几十年前半导体器件第一次被引入以来，半导体器件的几何尺寸已经显著减小，并且尺寸仍在持续减小。器件几何尺寸的持续减小使在半导体衬底上制造的集成电路中形成的电路元件和互连的密度有了显著提高。设计和制造如此密集填充的集成电路的半导体厂商面临的一个严峻挑战是希望避免电路元件之间的虚互连，当几何尺寸持续降低时，这个目标需要不断的创新。

典型地，可通过在相邻元件间提供有填充介质材料的空隙以在物理上和电气上隔离元件来避免不希望的互作用。这些空隙有时这里是指“间隙”或沟槽，填充这些空隙的工艺通常在本领域中是指“间隙填充”工艺。制造完全填充这些空隙的膜的给定工艺的能力经常是指工艺的“间隙填充能力”，而且所述膜被称为“间隙填充层”或“间隙填充膜”。随着电路密度提高而具有更小的特征尺寸，这些空隙的宽度减小，导致了它们高深比的增加，高深比定义为间隙的高度和它的深度的比率。使用具有相对比较低的间隙填充能力的传统的CVD技术很难完全填充大高深比的间隙。通常在金属层间电介质(“IMD”)应用、前金属电介质(“PMD”)应用和浅沟槽隔离(“STI”)应用、或其它应用中用于间隙填充间隙的一系列电介质膜是氧化硅(有时也指“石英玻璃”或“硅酸盐玻璃”)。

一些集成电路厂商在沉积氧化硅间隙填充层时已经转成使用高密度等离子体CVD(“HDP-CVD”)系统。该系统形成密度大于大约10¹¹离子/cm3的等离子体，其比由标准电容耦合等离子体CVD系统提供的等离子体密度高两个数量级。电感耦合等离子体(“ICP”)系统是HDP-CVD系统的例子。使通过该HDP-CVD技术沉积的膜具有改善的间隙填充特性的一个因素是在沉积材料的同时发生溅射。溅射是通过轰击而使材料溅出的机械处理，并且由HDP-CVD工艺中的高离子密度推动。这样，HDP沉积的溅射成分减缓了特定部分的沉积，例如突出表面的拐角，因此提高了间隙填充能力。

即使使用HDP和ICP工艺，达到理想的沉积特性还存在一些严峻的挑战。这包括需要控制处理室内等离子体的热特性，尤其是可能达到破坏室内结构的温度的高能量工艺。另外，提供覆盖晶片均匀的沉积工艺是一般的追求。不均匀性导致器件性能的不一致，并且可能由多种不同因素引起。晶片上不同点的沉积特性源于许多不同效果的复杂的相互影响。例如，气体引入室的方式、用于电离先驱体物质的功率水平、引导离子使用的电场等，可以从根本上影响覆盖晶片的沉积的均匀性。另外，这些影响的表现方式依赖于室的物理形状和尺寸，例如通过提供不同的扩散效果影响室内离子的分布。

HDP和ICP工艺的一个特定的挑战是由用于产生等离子体的射频(RF)线圈的使用引起的电场和电压的管理。用于驱动这些线圈的峰-峰电压可以超过1千伏(KV)，并且延长使用该高电压的相关影响包括室顶黑化和集成电路的粒子和金属污染。用于降低电压和/或减轻高电压影响的技术包括外部平衡电容组、法拉第屏蔽和室顶表面的高电压焊盘。尽管这些减轻技术已经在减轻高电压影响上取得了一些成功，但人们仍在寻求改进的技术。

除了上述缺点，本发明的相关工作也指出了用HDP/CVD工艺形成的层的污染至少一部分由高电压引起。高电压会导致形成在室内结构(例如气体挡板)的内表面上的用于防止污染的保护涂层(例如调节涂层)的退化。保护涂层的退化可以产生由室内结构而来的污染，例如金属污染。这些污染可以影响形成层的物理特性，例如由HDP/CVD工艺形成的层的介电特性。随着电路继续减小，需要提供具有改进的介电特性的层。

因此，本领域的普遍追求是产生等离子体的改进系统，其改善HDP和ICP工艺中覆盖晶片的沉积工艺。

发明内容