[发明专利]阻抗调整电路和具有该电路的半导体存储器件

权利要求书

1.一种阻抗调整电路，包括：

校准电路，被配置成产生用于确定端接电阻的第一校准码和第二校准码；

传输线电路，被配置成在第一时间段期间传送所述第一校准码，并在第二时间段期间传送所述第二校准码；及

端接电阻器电路，适于使阻抗与通过接收所述第一校准码和所述第二校准码而确定的电阻相匹配，

其中，所述第一和第二校准码通过相同的传输线传送至所述端接电阻器电路。

2.根据权利要求1所述的阻抗调整电路，其中所述第一校准码早于所述第二校准码产生。

3.根据权利要求1所述的阻抗调整电路，其中所述第一时间段与所述第二时间段由所述第二校准码达到目标范围时所激活的保持信号来划分。

4.根据权利要求1所述的阻抗调整电路，其中所述传输线电路包括：

所述传输线；

第一通门，被配置成在所述第一时间段期间开启，以将所述第一校准码传送至所述传输线；及

第二通门，被配置成在所述第二时间段期间开启，以将所述第二校准码传送至所述传输线。

5.根据权利要求4所述的阻抗调整电路，其中所述第一通门和所述第二通门响应于所述第二校准码达到目标范围时所激活的保持信号而开启/关闭，所述第二校准码晚于所述第一校准码产生。

6.根据权利要求1所述的阻抗调整电路，其中所述端接电阻器电路包括上拉端接电阻器和下拉端接电阻器，

依据所述第一时间段或所述第二时间段而经由传输线传送的所述第一校准码或所述第二校准码被输入至所述上拉端接电阻器或下拉端接电阻器。

7.根据权利要求6所述的阻抗调整电路，其中所述端接电阻器电路进一步包括：

第一通门，被配置成在所述第一时间段期间开启，以将所述第一校准码传送至所述上拉端接电阻器和所述下拉端接电阻器中的一个；及

第二通门，被配置成在所述第二时间段期间开启，以将所述第二校准码传送至所述上拉端接电阻器和所述下拉端接电阻器中的另一个。

8.根据权利要求7所述的阻抗调整电路，其中所述第一通门和所述第二通门响应于所述第二校准码达到目标范围时所激活的保持信号而开启/关闭，所述第二校准码晚于所述第一校准码产生。

9.根据权利要求1所述的阻抗调整电路，其中所述第一校准码包括上拉校准码，所述第二校准码包括下拉校准码。

10.一种半导体存储器件，包括：

校准电路，被配置成产生用于确定端接电阻的第一校准码和第二校准码；

传输线电路，被配置成在第一时间段期间传送所述第一校准码并在第二时间段期间传送所述第二校准码；及

输出驱动器，被配置成将输出节点上拉端接或下拉端接通过接收所述第一校准码和第二校准码而确定的电阻，并输出数据，

其中，所述第一和第二校准码通过相同的传输线传送至所述输出驱动器。

11.根据权利要求10所述的半导体存储器件，其中所述输出节点包括DQ节点。

12.根据权利要求10所述的半导体存储器件，其中所述第一校准码早于所述第二校准码产生。

13.根据权利要求12所述的半导体存储器件，其中第一时间段与第二时间段由所述第二校准码达到目标范围时所激活的保持信号来划分。

14.根据权利要求13所述的半导体存储器件，其中所述保持信号通过比较第二校准节点电压与两个参考电压而产生，该两个参考电压彼此相差所述目标范围的宽度。

15.根据权利要求10所述的半导体存储器件，其中所述传输线电路包括：

所述传输线；

第一通门，被配置成在所述第一时间段期间开启，以将所述第一校准码传送至所述传输线；及

第二通门，被配置成在所述第二时间段期间开启，以将所述第二校准码传送至所述传输线。

16.根据权利要求15所述的半导体存储器件，其中所述第一通门和所述第二通门响应于所述第二校准码落入目标范围时所激活的保持信号而开启/关闭，所述第二校准码晚于所述第一校准码产生。