[发明专利]可配置的时间借用触发器

说明书

技术领域

本发明涉及集成电路如可编程逻辑器件集成电路中的触发器，且更具体地涉及有助于逻辑设计者改善电路性能的可配置的时间借用触发器(time borrowing flip-flop)。

背景技术

集成电路一般包含组合逻辑和时序逻辑。组合逻辑不包括存储元件。给定组合逻辑电路的输出因此只由其当前输入确定。时序逻辑电路包含存储元件，其输出反映它们输入值的过去时序。结果，时序电路的输出由其当前输入和存储在其存储元件中的数据两者确定。

常用时序电路存储元件包括电平敏感(level-sensitive)锁存器和触发器。

在电平敏感锁存器中，锁存器输出是由时钟(使能)输入的电平控制的。当时钟为高时，锁存器输出跟踪输入的值。当时钟从高转换为低时，锁存器的输出状态被固定在正好在转换前存在的任何值。只要时钟为低，锁存器的输出将保持在其固定状态。

触发器是边沿触发器件，它在使能信号(如时钟)的上升沿或下降沿改变状态。在上升沿触发的触发器中，该触发器只在时钟的上升沿对其输入状态进行采样。该采样值然后被保持直到时钟的下一个上升沿。

基于触发器的逻辑电路通常优于基于锁存器的电路，原因是触发器的边沿触发性质强加的规则性使电路的时序行为的建模相对简单明了，因此简化设计。

然而，在传统的基于触发器的逻辑电路中，时钟频率通常必须降得足够低以适应与电路的最慢组合逻辑路径相关的延迟。即使快速逻辑路径中的电路在比慢速逻辑路径少的时间内产生有效信号，该信号也一直到下一个时钟脉冲的边沿到来时才被使用。尽管传统的触发器电路强加的规则性对减化电路设计是有益的，但它会在某些情形下限制性能。

时间借用方案已经被开发以尝试解决此问题。例如，时间借用方案已经被开发，在该方案中，在各时钟中各种延迟被提供以馈送到电路上的边沿触发的触发器。通过为时钟选择适当延迟，电路设计者可以配置逻辑电路使得较慢路径中的触发器的时钟边沿被延迟。这允许时间从快速逻辑路径中被借用，并被提供给慢速逻辑路径，以便整个电路的时钟速度不必被降低以适应最坏情况的延迟。

用这些传统的时间借用方案，可能难于获得最优性能，原因是从时钟网络可获得的延迟的数目受到限制。用于改善定时性能的其它这类方案可能在应用性方面受到限制，或要求不可接受的复杂分析。例如，时间借用触发器已经被开发，其提供固定且相对少的时间借用量。这些方案在许多电路中不能提供最优性能。

期望能够提供改进的时间借用触发器电路来优化集成电路如可编程逻辑器件上的电路性能。

发明内容

根据本发明，为集成电路，如可编程逻辑器件集成电路，提供可配置的时间借用触发器。所述触发器可以基于一个可配置的延迟电路及两个锁存器，或者可以基于一个可配置的脉冲发生电路和单个锁存器。

在基于两个锁存器的设计中，第一和第二锁存器是串联排列的。时钟信号是使用可配置的延迟电路延迟的。延迟电路可以具有接收时钟信号的延迟元件。延迟元件可以产生时钟信号的多个延迟形式，每个具有各自不同的相关延迟量。时钟信号的延迟形式可以提供给多路复用器的输入。多路复用器可以具有反相输出，该输出连接到与第一锁存器相关联的时钟输入。

已经加载有配置数据的可编程存储元件可以用来调节多路复用器的状态。通过调节多路复用器，施加在第一锁存器的时钟信号上的延迟量可得以控制。第二锁存器具有接收不通过延迟电路的时钟信号的时钟输入。

在基于单个锁存器的设计中，可配置的脉冲生成电路可为触发器接收时钟信号，并可以为该锁存器生成相应的时钟脉冲。可配置的脉冲生成电路可以包括逻辑门，如“与”(AND)门，其具有第一输入、第二输入和一输出。逻辑门的输出可以被连接至锁存器的输入。

触发器时钟信号可以并联提供给可配置的延迟电路、逻辑门的第一输入。可配置的延迟电路可以包含可编程元件，这些可编程元件已经加载有配置数据，并产生相应的静态控制信号。可配置的延迟电路也可以包括产生时钟信号的不同延迟量的延迟元件。由静态控制信号控制的多路复用器可用于从延迟元件中为时钟信号选择给定的延迟量。延迟的时钟信号可以以反相形式提供给逻辑门的第二输入。可配置的宽度脉冲在逻辑门的输出产生，并被施加到锁存器的时钟输入。

本发明进一步的特征、本发明的性质及各种优点从附图及对优选实施例的详细描述可以清楚看出。

附图说明

图1是根据本发明的一个实施例的说明性可编程逻辑器件集成电路的图。

图2是传统触发器的图。