[发明专利]时钟树状结构中路径时间延迟量的平衡方法

说明书

技术领域

本发明关于一种集成电路的设计方法，特别是关于一种集成电路设计中时钟树状结构(clock tree)的路径时间延迟量的平衡方法，以有效地使时钟树状结构的时钟偏移量(clock skew)最小化。

背景技术

时钟信号是一种数字系统中相当重要的控制信号，主要是使时钟树状结构的信号路径(path)的数据信号同步(synchronize)。为了使数字系统达到更佳的执行效率，必须平衡时钟信号，以将时钟信号到达每一目的(destination)元件(或称为终点元件)的时间最小化，以使每个时钟信号到达每一目的元件的时间几乎相同，以符合集成电路的时钟设计规范的要求，其中此种时钟信号到达每一目的元件的时间的不同称为时钟偏移量，目的元件例如是寄存器(register)或是触发器(flip-flop)。

然而，在执行时钟树状结构合成(clock tree synthesis，CTS)的程序中，不容易达到时钟设计规范的要求，特别是在高速度(或是称为高频)的数字系统中更不容易达到该设计规范。即使在时钟树状结构合成(CTS)设计工具执行时钟树状结构合成步骤之后，时钟偏移量符合设计规范，执行的结果会变差，例如时钟偏移量于实体合成设计工具进行详细绕线(detailed routing)步骤后也会变差，详细绕线步骤主要是针对时钟树状结构的元件连接线(net)以及其它的信号连接线路。由于绕线布局图案(pattern)以及其间的耦合电容值之间的差异性，在时钟树状结构的每一频率路径的路径时间延迟量(path delay)变得更加无法正确预测(unpredictable)，而且时钟偏移量也不易最小化或是修正。因此需要发展一种新的设计方法来解决上述的问题。

发明内容

本发明的目的之一在于提供一种集成电路设计的时钟树状结构中路径时间延迟量的平衡方法，主要是通过调整在时钟树状结构中元件的类型(type)，以有效地使时钟树状结构的时钟偏移量最小化。

本发明的另一目的在于提供一种集成电路设计的时钟树状结构中路径时间延迟量的平衡方法，以使元件的设置以及详细绕线的结果在执行时钟树状结构合成的程序之后仍然维持不变。

为达上述目的，本发明提出一种集成电路设计的时钟树状结构中路径时间延迟量的平衡方法，主要包括下列步骤：

(a)利用CTS工具建立时钟树状结构。

(b)利用一设计工具计算从根部元件至每一终点元件之间一部份的反相器的路径时间延迟值，其中将记录在终点元件的路径时间延迟值中最大者定义为目标路径延迟值。

(c)从每个终点元件至根部元件的路径中，设计工具将记录于每个终点元件的路径时间延迟值与邻近的终点元件的路径时间延迟值进行比较，并且将比较所得较高的路径时间延迟值记录于上游的元件，直至所有较高的路径时间延迟值分别记录于反相器以及根部元件为止。

(d)从根部元件至每个终点元件的路径中，设计工具将每个反相器的路径时间延迟值与目标路径延迟值进行比较，用于决定是否通过选择元件类型数据库中的一新元件类型，以更改至新的反相器的元件类型，以取代原始的反相器的元件类型。当比较每个反相器的路径时间延迟值与目标路径延迟值时，为了简化时序分析的复杂度，当改变上游的反相器的元件类型后，本发明将该上游的反相器以下的树状结构中每个反相器以及每个终点元件本身的元件时间延迟量设定为维持不变的值。

(e)比较每个反相器的路径时间延迟值与目标路径延迟值时，若记录在反相器的路径时间延迟值小于目标路径延迟值，将反相器的元件类型由目前的元件类型改变至新的元件类型。

(f)设计工具重新计算具有新元件类型的反相器的元件时间延迟量。

(g)设计工具将差值加入至原始的反相器元件类型的路径时间延迟值，以更新原始的元件类型的路径时间延迟值，其中差值定义为反相器的新元件时间延迟值与原始元件时间延迟值之间的差值。当更新后的路径时间延迟值等于或是趋近于该目标路径延迟值，则表示反相器的元件类型的改变为可接受。相对地，当更新后的路径时间延迟值大于该目标路径延迟值，则忽略改变后的元件类型而仍然使用原来的元件类型。当一反相器的元件类型改变之后，设计工具将差值加入至树状分支中该反相器下游的反相器所记录的路径时间延迟值。

(h)设计工具将差值加入至该反相器下游的反相器中所记录的路径时间延迟值，以重复地更新记录于下游反相器以及终点元件所记录的路径时间延迟值，以使时钟树状结构的时钟偏移量最小化。