[发明专利]模数转换器系统

说明书

技术领域

本发明涉及模数转换器(ADC)，并且还涉及计算机及计算机处理器领域。

背景技术

模数转换器(ADC)是可以将连续信号转换成离散数字量的电子电路。通常，ADC是将输入模拟电压转换成数字量的电子设备。

模拟信号在时间上是连续的，必需将它转换成数字值流。因此，需要对从模拟信号中采样新数字值的速率进行限定。该新值的速率被称为转换器的采样率或采样频率，通常叙述为每秒采样个数(sps)。

可以以时间间隔T的采样时间来采样、测量并存储连续可变带宽受限信号，然后用插值公式从离散时间值中近似地再生该原始信号。该再生只有在采样率比信号最高频率的两倍更高的时候才获得最大可能的精确性，这被称为尼奎斯特-香农采样定理。

由于实际的ADC不能进行即时转换，所以有必要在转换器进行转换的时间期间将输入值保持不变，该时间称为转换时间。称为采样和保持的输入电路通常通过利用电容器来存储输入端的模拟电压并使用电子开关或门将该电容器从输入端断开来执行这项任务。很多ADC集成电路内部包括采样和保持子系统。

经常期望能够以甚高频对集成电路(IC)中的模拟信号进行采样，比如在几千兆赫兹(GHz)的范围内。然而，某些种类的IC是利用较古老的半导体制造和材料技术制成的，只能以较低的频率对信号进行采样，例如在1-2GHz或更低的范围内。期望可以利用这种较古老的技术并仍获得甚高频的采样速率。

图1示出如当前公知技术中的模数(A/D)采样系统100的概略图。芯片101中嵌入A/D块102。A/D块102具有通常为并行总线的数据输出端105和用来控制对输入信号103的采样的采样频率控制器104。该输入信号的最高频率分量用fi标明，并且被标明为fs的采样频率必须至少为频率fi的两倍，优选为频率fi的2.2倍，这样使得采样能够尽量保持关于原始信号的最多信息。因此，如果期望的输入频率fi在10GHz范围内，则芯片必须能够以近似20-22GHz对采样频率fs进行时钟控制(clock)。制造如此高采样频率的芯片是更加昂贵的，并且这些芯片的架构不允许在这种芯片中嵌入诸如CPU、存储器等的大数据功能元件。

已经采用各种方法来寻找能够对高频率输入速率进行采样的经济系统。凯文.纳利在1998年10月发表于CSD杂志中的题目为“Design of aHigh-Performance Analog-to-Digital Converter(高性能模数转换器的设计)”的论文中，公开了折叠和内插式8位2Gsps的ADC。在从闪烁(flash)变换到折叠结构时，4位模数转换器所需要的比较器个数由15个降低到6个。这种ADC增加了模拟带宽和最大采样速率，并且比闪烁结构的ADC消耗的功率更少。获得折叠功能的一种方法是使用交叉耦合的差分放大器，利用两个交叉耦合的差分放大器来得到单个折叠。通过增加更多的电阻器和差分对可以增加折的数目。纳利报告了利用98MHz的输入频率得到2GHz的采样频率的结果。

伊恩.金在2006年1月发表于I/O杂志中的题目为“Capturing Data fromGigasmple Analog-ti-Digital Converters(从千兆采样模数转换器中捕获数据)”的论文中，公开了一种对数字输出进行解复用的方法。对于1.5GHz的采样速率，将输出与750MHz的时钟同步的转换数据，其中所述数据在时钟的上升沿和下降沿给予输出端。然后使用两个锁存器，其中在锁相数据时钟的上升沿时钟控制一个锁存器，利用180度异相的信号时钟控制第二锁存器。这样就将输出降低到375MHz。在锁存输入数据之后，用一组中间锁存器对时钟域移位，以便所有数据都可以在同一时钟沿在时钟控制下进入存储器阵列，将数据速率解复用至187.5MHz。可以将单通道设备置于双沿采样模式，以将采样速度从1.5Gsps增加到3.0Gsps，这样就将输出数据位数从8增加到16。

发明内容

本发明的一方面提供一种对模拟信号进行采样的方法，包括：

提供输入模拟信号；通过分布式采样系统传送定时信号；分别用多个模数转换器(ADC)对所述输入模拟信号进行多次采样；并且将所述多个输入模拟信号采样中的各输入模拟信号采样进行组合以形成单个连贯的数字输出信号，其中所述分布式采样系统提供多个顺序采样提示符。

本发明的另一方面提供一种模数转换器(ADC)采样系统，包括：多个模数转换器(ADC)；和