[发明专利]锁相环系统与锁相环的锁相方法

说明书

技术领域

本发明涉及一种锁相环技术，且特别是涉及一种具有准确频率锁定功能的锁相环系统。

背景技术

锁相环(phase-lock loop，PLL)的基本电路，请先参考图1的回路部分。锁相环主要有两个输入端，分别是接收参考频率做为参考时钟Ref_CLK，以及接收一反馈频率。反馈频率是锁相环的一反馈信号，一般例如会适当的降频后才反馈。锁相环包括一相位/频率检测器100(Phase/FrequencyDetector，PFD)接收前述的二个输入信号。相位/频率检测器100会比较参考频率与反馈频率两者间的差别，检测出两者间的相位与频率的差异量，当参考频率高于反馈频率时，PFD 100的一输出端(up)会输出一脉冲信号；反之，若是参考频率低于反馈频率时，PFD 100的一输出端(DN)端会输出另一脉冲信号。PFD 100产生的脉冲信号随后经由电荷泵电路(Charge Pump)102与回路滤波器(Loop Filter)104，转换成一电压控制信号，以控制下一级的电压控制振荡器(Voltage Controlled Oscillator，VCO)106。VCO 106根据电压控制信号产生一时钟信号VCO_CLK，其要反馈给PFD 100，进行锁相的回路动作。然而，根据PFD 100的操作频率，时钟信号VCO_CLK可能需要一分频器(Divider)108，适当降频后才反馈给相位/频率检测器100。锁定的机制例如是使输出的时钟信号VCO_CLK，藉由反馈到PFD 100，以达到与参考频率同步保持一致的相位与频率状态。当反馈输入频率与参考输入频率的频率与相位一致时也就是整个相位回路已经锁定了。

为了检测PLL系统是否已经正确地锁定，传统的PLL系统会建置锁定检测电路，以检测PFD 100的二个输出信号来判定参考频率及PLL的输出频率是否已经处于锁定的状态。但是，在实际操作上，由外部输入的参考频率可能会消失，然而，当输入信号消失时，PFD 100的UP与DN的输出信号便会禁能(disable)，进而造成锁定检测电路的误判。

因此，业者需要更佳的机制，来判定PLL系统的锁定状况。

发明内容

本发明提供一种锁相环系统、频率锁定检测器以及锁相环的锁相方法，配合新机制的锁定检测电路与方法，至少可以提升锁定的准确性。

本发明提出一种锁相环系统，包括一锁相环与一锁定检测器。锁相环用来输出一锁相时钟。锁定检测器耦接至该锁相环，用来检测该锁相时钟的频率是否落入一预定频率范围、并且检测该锁相时钟是否稳定。若检测到该锁相时钟的频率已经落入该预定频率范围且该锁相时钟已稳定，则锁定检测器输出一锁定信号。

根据本发明一实施例，在所述的锁相环系统中，例如锁定检测器包括一频率鉴别器，耦接至该锁相环，用来检测该锁相时钟的频率是否落入该预定频率范围，并据以输出一第一检测结果。一比较单元用来判断该锁相时钟是否稳定，以输出一第二检测结果。一锁定判断单元耦接至该频率鉴别器与该比较单元，用来根据该第一检测结果与该第二检测结果，输出一频率锁定状态信号。

根据本发明一实施例，在所述的锁相环系统中，例如频率鉴别器耦接至该比较单元。频率鉴别器另将该锁相时钟转换为一频率数字码信号，并将该频率数字码信号输出至该比较单元。

比较单元例如包括一第一移位寄存器，用来接收该频率数字码信号。一数字比较器耦接至第一移位寄存器，用来接收该频率数字码与该第一移位寄存器的输出，以比较该频率数字码与该第一移位寄存器的输出是否相同，并据以输出一第三检测结果。一判断单元耦接至数字比较器，用来接收连续多个该第三检测结果，以判断该频率数字码与该第一移位寄存器的输出相同的次数是否大于一预定次数，并据以输出该第二检测结果。

根据本发明一实施例，在所述的锁相环系统中，例如该判断单元是一第二移位寄存器，用来移位寄存该第三检测结果。又例如，若该多个第三检测结果中，有任一个代表该频率数字码与该第一移位寄存器的输出不同，则该第二移位寄存器是被重置(reset)。

根据本发明一实施例，在所述的锁相环系统中，例如频率鉴别器是依据一频率设定信号来设定该预定频率范围。