[发明专利]电路结构及其制造方法

说明书

技术领域

本发明涉及高性能电子电路，更特别地，涉及具有高k栅极电介质和金属栅极的结构，其中对于NFET和PFET器件而言栅极金属是相同的。本发明还涉及提高这样的电路的密度。

背景技术

当今的集成电路包括大量器件。更小的器件和缩减的基准(ground rule)是增强性能和减少成本的关键。随着场效应晶体管(Field Effect Transistor，FET)器件的尺寸减小，技术变地更加复杂，需要器件结构上的变化和新的制造方法来维持从一代器件至下一代所期望的性能增强。微电子的重要材料是硅(Si)，或者更广地，是硅基材料。一种对微电子重要的硅基材料是硅锗(SiGe)合金。本公开的实施例中的器件一般是单晶硅基材料器件技术领域的一部分。

保持深亚微米代器件的性能改善有很大的困难。所以，提高性能而不缩减尺寸的方法受到关注。有一种有潜力的方法可实现更高的栅极电介质电容(gate dielectric capacitance)而不必使栅极电介质实际上更薄。该方法涉及使用所谓的高k材料。这样的材料的介电常数显著高于SiO₂，SiO₂约是3.9。高k材料可物理上显著厚于氧化物，且仍具有较低的等效氧化物厚度(equivalent oxide thickness，EOT)值。作为本领域已知的概念，EOT指的是与讨论的绝缘层具有相同的单位面积电容的SiO₂层的厚度。在现今FET器件技术状态下，致力于2nm以下的EOT，优选在1nm以下。

器件性能还通过使用金属栅极而增强。多晶硅中与栅极绝缘体邻近的耗尽区会成为增加栅-沟道电容(gate-to-channel capacitance)的阻碍。解决方法是使用金属栅极。金属栅极还确保了沿器件的宽度方向上良好的导电性，减小了栅极中可能的RC延迟的危险。

高性能小FET器件需要精确的阈值电压控制。随着操作电压降低至2V以下，阈值电压也必须降低，阈值变化变得不易容忍。每种新的元件(例如不同的栅极电介质或不同的栅极材料)影响阈值电压。有时这样的影响对于获得期望的阈值电压值是有害的。能影响阈值电压而对器件没有其它影响的任何技术都是有用的。一种这样的技术是将栅极电介质暴露到氧气，这种技术在栅极绝缘体中存在高k电介质时是可用的。高k材料暴露到氧气后降低了PFET阈值并增加了NFET阈值。这样的效果已经被报道过，例如，“2005Symposium on VLSI Technology Digest of Technical Papers，Pg.230，by E.Cartier”。不幸的是，对于在CMOS电路中而言，同时改变PFET和NFET器件的阈值可能不容易得到在可接受的小范围内的阈值。非常需要一种结构和技术，其中一类器件的阈值能独立调节而不改变另一类器件的阈值。

在增强FET性能时，一般途径是施加张应力或压应力于器件沟道。优选具有受张应力的NFET器件沟道，同时具有受压应力的PFET器件沟道。期望将高k电介质和金属栅极的阈值调节特征与器件沟道的应力调节结合起来。

除了FET性能以外，关注且有用的另一方面是电路密度。一般地，为了提高密度，现有技术使用对接的器件电极，其中NFET和PFET器件的电极直接物理接触，没有插入隔离结构。到目前为止，还没有具有金属栅极、高k栅极电介质和对接电极(butted electrode)的高性能FET电路。

发明内容

考虑到所论述的困难，本发明的实施例公开一种电路结构，其包括至少一个NFET和至少一个PFET器件。该NFET包括位于单晶硅基材料中的n沟道，包括栅极金属的第一层和帽层的第一栅堆叠，包括第一高k电介质的第一栅极绝缘体，其中该第一高k电介质直接接触该帽层。该NFET还包括NFET电极，其包括第一电极，邻接n沟道，且能与n沟道电连续。该PFET包括位于单晶硅基材料中的p沟道，包括栅极金属的第二层的第二栅堆叠，包括第二高k电介质的第二栅极绝缘体，其中该第二高k电介质直接接触该栅极金属的第二层。该PFET还包括PFET电极，其包括第二电极，邻接p沟道，且能与p沟道电连续。此外，该第一电极和该第二电极直接物理接触地彼此对接。

该电路结构还可包括覆于所述第一栅堆叠和至少部分NFET电极上的第一电介质层，其中该第一电介质层和该n沟道处于张应力下，该张应力由该第一电介质层施加到该n沟道上。该电路结构还包括覆于所述第二栅堆叠和至少部分PFET电极上的第二电介质层，其中该第二电介质层和该p沟道处于压应力下，该压应力由该第二电介质层施加到该p沟道上。