[发明专利]纠错码控制器和包括该纠错码控制器的存储器系统

说明书

技术领域

本公开涉及一种存储器系统，并且更具体地涉及一种用于检测和纠正存储在快闪存储器装置中的多比特数据中的错误的系统和方法。

要求2007年1月3日提交的韩国专利申请No.2007-732在35U.S.C.§119下的优先权，在此通过引用将其全部内容并入这里。

背景技术

存储器装置通常被分为易失性存储器装置和非易失性存储器装置。在易失性存储器装置和非易失性存储器装置之间有许多差异。例如，非易失性存储器装置在该装置断电(power loss)的情况下，保持所存储的数据。然而，当断电时，易失性存储器装置释放所存储的数据。易失性存储器装置包括例如动态随机存取存储器(DRAM)的存储器装置。非易失性存储器装置包括例如快闪存储器装置、只读存储器(ROM)装置、电可编程只读存储器装置(EPROM)以及电可擦除可编程只读(EEPROM)存储器装置。

快闪存储器装置具有许多有益特征。例如，尽管不像动态随机存取存储器(DRAM)那样快，快闪存储器装置也具有较快的读取速度。此外，与硬盘相比，快闪存储器装置可经受对其自身的更强烈撞击。尽管快闪存储器装置可以通过电擦除和复写数据，但是与EEPROM不同，快闪存储器装置可以以块为单位擦除和写入数据。此外，快闪存储器装置成本低于EEPROM。由于这些和其它这种特征，快闪存储器装置可广泛地用作大容量、非易失性、固态存储装置。例如，快闪存储器装置一般用于蜂窝电话、数码相机以及数字录音设备。

通常，快闪存储器装置将数据存储在包括浮置栅极晶体管的阵列中。这些浮栅晶体管被称作单元并且存储比特数据。最初，快闪存储器装置在每个单元中仅可存储1比特数据。然而，被称作多层单元(MLC)装置的较新的快闪存储器装置可以通过控制在一个单元的浮置栅极上累积的电荷量来在一个单元中存储1比特或更多比特。

在本公开中，在一个存储器单元中存储1比特数据的快闪存储器装置被称作单层单元(SLC)快闪存储器装置，并且在一个存储器单元中存储M比特数据的快闪存储器装置称作多层单元(MLC)快闪存储器装置(M为等于或大于2的正整数)。

使用参考电压来读取存储在存储器单元中的数据。具体地，将参考电压施加到存储器单元的控制栅极，并且根据电流是否流经该单元，确定存储在该单元中的数据。此外，对于不同层的数据而言，用于读取数据的每个参考电压的阈电压分布是不同的。例如，用于读取数据‘0’的阈电压分布与用于读取数据‘1’的阈电压分布不同。类似地，用于读取数据‘01’的阈电压分布是不同的，用于读取数据‘11’的阈电压分布也是不同的，依此类推。

用于从快闪存储器装置读取数据的参考阈电压分布的数目取决于在存储器装置中可存储的数据的比特。即，阈电压分布的数目取决于在存储器装置中可存储1比特数据、2比特数据、3比特数据、还是4比特数据等。作为例子，参考图1，两个阈电压分布将用于在一个存储器单元中存储1比特数据。另一方面，参考图2至4，2^M个阈电压分布将用于在一个存储器单元中存储M比特数据。例如，4个阈电压分布用于在一个存储单元中存储2比特数据，8个阈电压分布用于在一个存储器单元中存储3比特数据，以及16个阈电压分布用于在一个存储单元中存储4比特数据。因而，随着存储在一个存储器单元中的数据比特的数目增加，将使用更多的阈电压分布。

接着：随着阈电压分布的数目增加，用于从单元中读取数据的总的阈电压增加。然而，如本领域公知的，在升高存储器单元的阈电压方面存在限制。换句话说，存储器单元的阈电压应该分布在预定电压范围之内。这意味着，与在一个存储器单元中存储的数据比特的数目无关，电压阈值分布应当分布在预定电压范围之内。由于这个原因，如图2至图4所示，邻近的阈电压可能互相重叠。由于邻近的阈电压分布重叠，所读取的数据可能包括许多错误比特(例如，几个错误比特或几十个错误比特)。随着存储在一个存储器单元中的数据比特的数目增加，这种现象将更棘手。另外，由于各种其它原因诸如：例如电荷损失(charge loss)、时间消逝、温度增加、在对邻近单元进行编程时产生的耦合、邻近单元的读取操作以及其它的单元缺陷，邻近阈电压分布也可能重叠。

发明内容