[发明专利]调变触发式静电放电防护器件

说明书

技术领域

本发明是有关于一种半导体装置，特别是有关于一种调变触发式静电放电防护器件。

背景技术

传统高电压静电放电(Electrostatic Discharge，简称ESD)防护器件包括横向扩散金属氧化物半导体功率晶体管(LDMOS Power Transistor)、金属氧化物半导体晶体管(MOSFET)、硅控整流器(SCR)、双载子晶体管(BJT)、二极体(Diode)和场氧化晶体管(Field Oxide Device，FOD)。在高压静电放电防护上由于其过高的触发电压(trigger voltage)和过低的持有电压(holding voltage)，不是造成内部电路先损坏就是造成闩锁效应(latch-up)发生，所以要加上额外的驱动电路或是透过调变布局参数(layout parameter)去使触发电压降低和使持有电压超过器件的工作电压(operation voltage)，如此才可作为高压静电放电防护器件。

图1是显示传统高电压静电放电器件的电压与电流的关是示意图。传统高电压器件的维持电压(holding voltage，V_h)无法大于电路的操作电压(V_DD)。因此，必须设法将ESD器件的维持电压V_h提高至大于电路的操作电压V_DD(如虚线所示)。然而，在提高维持电压V_h的同时，ESD器件的触发电压V_trig也会跟着提高。因此，其困难处在于，同时又必须设法将ESD器件的触发电压V_trig降低。

已知降低触发电压的发法为提升器件寄生BJT的基极-射极电阻(R_BE)，亦即延伸扩大源极(source)和基底(bulk)的距离。但是扩大源极和基底的距离对降低触发电压的改善效果极有限，且造成增加器件占据的面积，不利于器件布局微缩，且不利于与其他器件整合。

图2A是显示一传统的ESD器件的剖面示意图。于图2A中，一传统的静电放电(ESD)防护器件10，包括一P-型半导体基底11。一高压N-型阱12于P-型半导体基底11中。一N-型漏极飘移区(NDD)14、一P-型体掺杂区15设置于高压N-型阱12中，其中N-型漏极飘移区14和该P-型体掺杂区15的间隔以一隔离区13a。一N-型漏极掺杂区16设置于该N-型漏极飘移区14中，一N-型浓掺杂区17和一P-型浓掺杂区18设置于该P-型体掺杂区15中，上述N-型浓掺杂区17和P-型浓掺杂区18的间隔以一隔离区13b。一栅极19设置于该N-型浓掺杂区17与隔离区13a之间。静电放电防护器件(ESD)10与电路中其他器件由隔离区13c隔离。于器件操作时，N-型漏极掺杂区16连接电路的操作电压V_DD，栅极19、N-型浓掺杂区17和P-型浓掺杂区18皆连接电位V_SS或接地。因此，上述静电放电防护器件(ESD)10又称为栅极接地(gateground)型NMOS晶体管器件(GGNMOS)。

图2B是显示另一传统的ESD器件的剖面示意图。于图2B中，一传统的静电放电防护器件(ESD)20，包括一P-型半导体基底21。一高压N-型阱22于该P-型半导体基底21中。一N-型漏极飘移区24、一P-型体掺杂区25设置于该高压N-型阱22中，其中N-型漏极飘移区24和P-型体掺杂区25的间隔以一隔离区23a。一N-型漏极掺杂区26设置于该N-型漏极飘移区24中，一N-型浓掺杂区27和一P-型浓掺杂区28设置于该P-型体掺杂区25中。一栅极29设置于该N-型浓掺杂区27与该隔离区23a之间。静电放电防护器件(ESD)20与电路中其他器件由隔离区23c隔离。于器件操作时，N-型漏极掺杂区26连接电路的操作电压V_DD并且连接一电容的第一端，N-型浓掺杂区27和P-型浓掺杂区28皆连接电位V_SS或接地，该栅极29连接该电容的第二端且连接一电阻的第一端。因此，上述静电放电防护器件(ESD)20又称为电容式静电放电防护器件。