[发明专利]半导体器件和半导体器件的制造方法

说明书

技术领域

本发明涉及其中给沟道区域施加应力的半导体器件，以及制造该半导体 器件的方法。

背景技术

近来，已经提出了很多改善驱动能力而不依赖于比例规则(scaling law) 的技术报告。已知技术通过给其中形成沟道区域的硅区域(例如硅基板)施 加应力来提高驱动能力，并且由此提高电子和空穴的迁移率。关于这些技术， 一种方法已经投入实际应用，其中漏-源部分通过硅蚀刻下挖，并且通过外 延生长法生长晶格常数与硅(Si)的晶格常数不同的硅化合物，由此给沟道 施加应力(例如，见日本专利申请公开No.2000-315789)。

另外，已经进行了各种尝试，包括在形成晶体管后通过形成具有应力的 氮化硅膜覆盖层来扭曲沟道的应力衬垫技术(stress liner techniques)，以及 采用具有应力的膜作为用于浅沟槽隔离(STI，Shallow Trench Isolation)的 埋入材料来扭曲沟道的技术等。

下面将参照示意图来描述这样的机制。图10A和10B展示了当施加给 图10A所示的pMOSFET和图10B所示的nMOSFET的各晶体管来扭曲沟道 时的三维方向的最为有效的应力。对NMOS和PMOS共同有效的应力施加 在使有源区域在x轴方向上伸展的方向上。

现在参照图11的示意性构造截面图来描述现有技术的二维型(平面) MOS晶体管的栅极宽度方向(垂直于源到漏区域方向的方向)上的截面。 已知的是，如图11所示，当绝缘膜埋入形成在半导体基板111中的沟槽115 中以形成STI结构的元件隔离区域113时，该绝缘膜(高密度等离子体(HDP) 等)具有压应力。施加到晶体管的沟道区域114的应力作用在降低迁移率的 方向上(箭头方向)。

另一方面，作为已经成功的几代晶体管，将很多研究投入到具有三维结 构的晶体管，以取代现有技术的二维型(平面)晶体管。典型的晶体管称为 鳍式栅极晶体管(fin gate transistor)，其中栅极电极设置在硅基板上，且栅 极电介质夹置在栅极电极和硅基板之间，该栅极电介质覆盖鳍式部分的沟道 区域部分，形成为以鳍状突起(例如，见日本专利申请公开No.2006-12924)。 另外，已经报告了三栅极晶体管，其不仅使用其中形成沟槽的半导体基板的 上侧表面，而且使用该沟槽的上侧的侧壁部分来作为沟道(例如，见日本专 利申请公开No.2002-198532)。

图12是普通MOS晶体管的三维示意图。图13是包括图12的A-A’线 的垂直截面图。晶体管101具有其中沟道区域114和源-漏区域127和128 从半导体基板111的表面突起的结构，当用于降低电阻的硅化物层131和132 形成在晶体管101中的源-漏区域127和128的表面上时，如图12和13所 示，由于硅化物层131和132接近或者接触由离子注入形成并且从半导体基 板111的表面突起的源-漏区域127和128的PN结而产生泄漏。

发明内容

要解决的问题是，当STI结构用于元件隔离区域时，施加在晶体管的沟 道区域的栅极宽度方向(在下文，栅极宽度方向称为指垂直于源到漏区域的 方向)上的应力作用在降低迁移率的方向上，以及当源-漏区域在从硅基板 突出的状态下形成并且硅化物层形成为降低源-漏区域的电阻时，产生泄漏。

所希望的是，通过改善沟道区域和元件隔离区域的结构，来使施加在沟 道区域的栅极宽度方向上的应力作用在改善迁移率的方向上，并且防止当硅 化物层形成为降低源-漏区域的表面上的电阻时产生泄漏。

根据本发明的第一实施例，提供一种半导体器件，包括：元件隔离区域， 以埋入半导体基板中的状态形成，使得半导体基板的元件形成区域夹置在该 元件隔离区域之间；栅极电极，形成在元件形成区域上，且栅极绝缘膜夹置 在栅极电极和元件形成区域之间，栅极电极形成为跨过所述元件形成区域； 以及源-漏区域，形成在栅极电极两侧上的所述元件形成区域中，其中由栅 极电极下的元件形成区域制成的沟道区域形成为从元件隔离区域突出，并且 源-漏区域形成到比元件隔离区域的表面更深的位置。