[发明专利]相变化存储器及其制造方法

说明书

技术领域

本发明涉及一种存储器，特别涉及一种相变化存储器及其制造方法。

背景技术

相变化存储器具有高读取速度、低功率、高容量、高可靠度、高写擦次数、低工作电压/电流及低成本等特质，且非常适合与CMOS工艺结合，可用来作为较高密度的独立式或嵌入式的存储器应用，是目前十分被看好之下一代新存储器。由于相变化存储器技术的独特优势，也使得其被认为非常有可能取代目前商业化极具竞争性的SRAM与DRAM挥发性存储器与Flash非挥发性存储器技术，可望成为未来极有潜力的新一代半导体存储器。

综观目前相变化存储器的发展趋势，可以明显的发现主要的瓶颈乃在于元件的操作电流过大，因而无法有效地降低相变化存储器元件所串接的驱动晶体管面积，导致单位尺寸过大使得存储器密度无法提升的问题。降低相变化存储器操作电流可通过缩小相变化存储单元中相变层与电极的接触面积来达成，且有利于CMOS元件的缩小以及存储器密度的提升。然而，此方法会受限于光刻与工艺能力的限制，较不易获得有效地突破。

美国专利US7,119,353披露一种包含相变化存储器的装置，请参考图1，其示出该装置10的结构。如图1所示，该装置10包含形成有金属氧化物半导体场效晶体管12的基底14、介电层16、金属栓18、及相变化存储器20。其中该相变化存储器20包含相变化材料层22、一对电极24及26。而该金属氧化物半导体场效晶体管12通过该金属栓18与该相变化存储器20的电极24电性连接。如此一来，该相变化存储器可通过相变化层的厚度来控制产生相变化的区域。然而，如图所示该相变化层与电极的接触面积仍大，无法有效增加加热效率并降低相变化存储器元件的操作电流。

有鉴于此，设计一崭新的相变化存储器元件的工艺，以克服上述已知技术的缺点，实为相变化存储器工艺技术极需研究的重点。

发明内容

本发明提供一种相变化存储器，降低相变化存储器相变层与电极的接触面积至小于曝光极限，由此来改善操作电流，提高相变化存储器之效能。根据本发明一实施例，该相变化存储器包括：基底；多条彼此平行的长直状介电层于该基底之上；多个彼此相隔的导电层图案覆盖该介电层的部分上表面及部分第一侧壁，且覆盖于部分基底，并露出该介电层未被覆盖的部分第一侧壁及第二侧壁，其中覆盖同一介电层的两相邻导电层图案，彼此相隔一特定距离而没有互相连接；相变化间隙壁形成于该基底之上并与该介电层所露出的第一及第二侧壁接触，其中覆盖同一介电层的两相邻导电层图案，通过该相变化间隙壁达到电性连接；以及介电层坦覆性形成于该基底之上，其中该介电层具有接触窗露出该导电层图案的上表面。

本发明亦提供一种相变化存储器的制造方法，包括提供基底；形成多条彼此平行的长直状介电层于该基底之上；顺应性形成导电层于该基底，以完全覆盖该介电层的上表面及侧壁；图形化该导电层以形成多的导电层图案，其中该导电层图案部分覆盖该长直状介电层的第一侧壁及上表面以及部分基底，并露出该介电层未被覆盖的部分第一侧壁及第二侧壁，其中覆盖同一介电层的两相邻导电层图案，彼此相隔一特定距离而没有互相连接；顺应性形成相变化层于该基底，以完全覆盖该介电层未被该导电层图案所覆盖的侧壁及上表面，以及该导电层图案；各向异性蚀刻该相变化层以形成相变化间隙壁于该基底与该介电层所构成的夹角内，其中覆盖同一介电层的两相邻导电层图案，通过该相变化间隙壁达到电性连接；坦覆性形成介电层于该基底；以及蚀刻该介电层以形成接触窗，露出该导电层图案的上表面。

以下通过多个实施例，以更进一步说明本发明的方法、特征及优点，但并非用来限制本发明的范围，本发明的范围应以所附的权利要求为准。

附图说明

图1为显示已知技术所述的包含相变化存储器的电子装置其剖面结构示意图。

图2a、3a、4a、5a、6a、7a和8a为显示本发明一实施例所述的相变化存储器的制作流程上视图。

图2b、3b、4b、5b、6b、7b和8b分别为图2a、3a、4a、5a、6a、7a和8a沿A-A’切线的剖面图，显示该实施例所述的相变化存储器的制作流程。

图4c、5c、6c、7c和8c分别为图4a、5a、6a、7a和8a沿B-B’切线的剖面图，显示该实施例所述的相变化存储器的制作流程。

图9为显示包含本发明一实施例所述的相变化存储器的电子装置其剖面结构示意图。

附图标记说明

10电子装置                     12金属氧化物半导体场效晶体管