[发明专利]半导体集成电路及其测试方法

权利要求书

1.一种半导体集成电路，包括S个锁相环电路，S为满足S≥2 的整数，

其中，第(k-1)锁相环电路在测试模式下串联连接到第k锁相 环电路，k为满足2≤k≤S的整数，

其中，所述第(k-1)锁相环电路和所述第k锁相环电路被连接， 使得具有与在正常模式下相同频率的时钟在测试模式下被输入到所述 第(k-1)锁相环电路和所述第k锁相环电路，

其中所述半导体集成电路进一步包括分频电路，其在测试模式下 连接在所述第(k-1)锁相环电路和所述第k锁相环电路之间，

其中，所述分频电路对来自所述第(k-1)锁相环电路的输出时 钟进行分频，使得具有与在正常模式下相同频率的时钟在测试模式下 被输入到所述第k锁相环电路。

2.如权利要求1所述的半导体集成电路，其中，所述分频电路具 有相当于所述第(k-1)锁相环电路的倍频因子的倒数的分频因子。

3.如权利要求1所述的半导体集成电路，进一步包括分频电路， 其在测试模式下连接在所述第(k-1)锁相环电路和所述第k锁相环 电路之间，

其中，具有与在正常模式下相同频率的时钟在测试模式下被输入 到所述第k锁相环电路，并且

所述分频电路具有可变分频因子。

4.一种半导体集成电路，包括S个锁相环电路，S为满足S≥2 的整数，

其中，第(k-1)锁相环电路在测试模式下串联连接到第k锁相 环电路，k为满足2≤k≤S的整数，

其中，所述第(k-1)锁相环电路和所述第k锁相环电路被连接， 使得具有与在正常模式下相同频率的时钟在测试模式下被输入到所述 第(k-1)锁相环电路和所述第k锁相环电路，

其中所述半导体集成电路进一步包括设计用于连接的锁相环电 路，其在测试模式下连接在所述第(k-1)锁相环电路和所述第k锁 相环电路之间，

其中，所述设计用于连接的锁相环电路对来自所述第(k-1)锁 相环电路的输出时钟进行倍频，使得具有与在正常模式下相同频率的 时钟在测试模式下被输入到所述第k锁相环电路。

5.一种半导体集成电路，包括：

P个锁相环电路组，所述锁相环电路组中的每一个具有在正常模 式下向其输入具有相同频率的时钟的S个锁相环电路，P为满足P≥2 的整数，S为满足S≥2的整数；

第一分频电路，其在测试模式下串联连接在第(k-1)锁相环电 路和第k锁相环电路之间，k为满足2≤k≤S的整数；以及

第二分频电路，其在测试模式下连接在第(r-1)锁相环电路组 和第r锁相环电路组之间，r为满足2≤r≤S的整数，

其中，所述第(k-1)锁相环电路和所述第k锁相环电路是串联 连接的，并且所述第(r-1)锁相环电路组和所述第r锁相环电路组是 串联连接的；

所述第一分频电路对来自所述第(k-1)锁相环电路的输出时钟 进行分频，使得得到的频率等于到达在正常模式下操作的所述第k锁 相环电路的输入时钟的频率；并且

所述第二分频电路对来自所述第(r-1)锁相环电路组的第S锁 相环电路的输出时钟进行分频，使得得到的频率等于到达在正常模式 下操作的所述第r锁相环电路组的第一锁相环电路的输入时钟的频率。

6.一种测试半导体集成电路的方法，所述半导体集成电路包括S 个锁相环电路，S为满足S≥2的整数，其中第(k-1)锁相环电路，串 联连接到第k锁相环电路，k为满足2≤k≤S的整数，所述方法包括：

将测试信号输入到所述半导体集成电路的最上游的锁相环电路； 以及

检查来自所述半导体集成电路的最下游的锁相环电路的输出时 钟，

其中所述半导体集成电路进一步包括分频电路，其在测试模式下 连接在所述第(k-1)锁相环电路和所述第k锁相环电路之间，

其中，所述分频电路对来自所述第(k-1)锁相环电路的输出时 钟进行分频，使得具有与在正常模式下相同频率的时钟在测试模式下 被输入到所述第k锁相环电路。